包括控制电路的半导体器件的利记博彩app
【专利摘要】公开了一种包括控制电路的半导体器件。半导体器件包括具有主FET的半导体部分和控制电路。主FET包括栅极电极以控制通过源极区和漂移区之间的体区的电流流动。控制电路接收主FET单元的局部漂移区电位，并输出指示何时局部漂移区电位超过预设阈值的输出信号。当局部漂移区电位超过预设阈值时，控制电路可以调低或关闭主FET，并且/或者可以输出过流指示信号。
【专利说明】包括控制电路的半导体器件
【背景技术】
[0001]半导体器件，例如，IGBT (绝缘栅双极晶体管)，典型地是基于场效应晶体管单元的，场效应晶体管单元提供大沟道宽度以保持跨该沟道的压降低，用于确保在导电状态下低损耗。另一方面，大的总沟道宽度增加短路电流，并不利地影响半导体器件的短路耐受力。在一些应用(例如，对具有装配有IGBT的逆变器的电马达的速度的控制)中，要求高短路耐受力。在短路期间，IGBT有源地限制流过IGBT的电流，因此几乎全部的供给电压跨IGBT的负载端子而下降。在短路操作期间，由于在负载端子处同时高压和高电流的原因在IGBT中耗散的功率极高。该耗散的能量导致器件温度的强烈增加，这是由于它可能只以小部分泄露到热沉。想要提供具有高短路耐受力的半导体器件。
【发明内容】
[0002]根据实施例，半导体器件包括具有主FET (场效应晶体管)的半导体部分和控制电路。主FET包括栅极电极以控制流过源极区和漂移区之间的体区的电流。控制电路接收主FET单元的局部漂移区电位，并输出指示何时局部漂移区电位超过预设阈值的输出信号。
[0003]本领域技术人员在阅读以下详细描述时以及在查看随附的附图时将认识到附加的特征和优点。
【专利附图】
【附图说明】
[0004]包括随附的附图以提供对本公开的进一步理解，并且随附的附图被并入在该说明书中并构成该说明书的一部分。附图图解本公开的实施例，并且与描述一起用于解释本公开的原理。将容易领会其它实施例以及所意图的优点，这是因为通过参照以下详细描述，它们变得更好理解。
[0005]图1是根据实施例的具有控制电路的IBGT器件的示意性电路图。
[0006]图2A是在发射极和栅极端子之间提供辅助FET的根据实施例的具有控制电路的IBGT器件的示意性电路图。
[0007]图2B是图2A的IGBT器件的一部分的截面图。
[0008]图3A是提供具有使能输入的控制电路的根据实施例的IBGT器件的示意性电路图。
[0009]图3B是通过控制电路的第一辅助晶体管的图3A的IBGT器件的示意性截面图。
[0010]图3C是通过控制电路的第二辅助晶体管的图3A的IBGT器件的示意性截面图。
[0011]图3D是包括控制电路的图3A的IBGT器件的一部分的示意性平面图。
[0012]图4是提供具有修改的单元沟槽结构的隔离半导体区域中的控制电路的根据实施例的IGBT器件的一部分的截面图，修改的单元沟槽结构提供横向隔离。
[0013]图5A是提供过流指示器信号的根据实施例的IBGT器件的示意性电路图。
[0014]图5B是提供使能输入和过流指示器信号输出的根据实施例的IBGT器件的示意性电路图。
[0015]图6是在主FET的栅极电极和控制电路之间提供二极管的根据实施例的IBGT器件的示意性电路图。
【具体实施方式】
[0016]在以下详细描述中，参照随附的附图，随附的附图构成此处的一部分，并且在附图中，通过图解的方式示出了其中可以实践本公开的特定实施例。应当理解，可以利用其它实施例，并且在不脱离本发明的范围的情况下可以作出结构的或逻辑的改变。例如，针对一个实施例所描述的或图解的特征可以用在其它实施例上，或者与其它实施例结合，以得出又一实施例。意图由本公开包括这样的修改和变化。使用特定语言描述例子，该特定语言不应当被解释为限制所附权利要求的范围。附图不是成比例的，并且仅用于说明性的目的。为了清楚起见，如果没有另外陈述，则在不同的附图中用相对应的参考标记指代相同的元件。
[0017]术语“具有”、“包含”、“包括有”和“包括”等是开放式的，并且术语指示所陈述的结构、元件或特征的存在，但是不排除附加元件或特征的存在。除非上下文明确另外指示，否则数量词和代词“一个”和“该”意图包括复数以及单数。
[0018]术语“电连接”描述电连接的元件之间的永久低欧姆连接，例如，所关注的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦接”包括适配成用于信号传输的一个或更多个的(多个)中间元件可以存在于电耦接的元件之间，例如，在第一状态下临时提供低欧姆连接而在第二状态下临时提供高欧姆电去耦接的元件。
[0019]各图通过挨着掺杂类型“η”或“ρ”指示或“ + ”来图解相对掺杂浓度。例如，“η_”意味着比“η”掺杂区域的掺杂浓度低的掺杂浓度，而“η+”掺杂区域具有比η掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0020]图1图解集成了功率开关器件和控制电路520的半导体器件500。所图解的实施例提及包括IGBT 510的功率开关器件。相同的考虑相应地应用于IGFET(绝缘栅场效应晶体管)。
[0021]IGBT 510的电路模型包括以级联连接布置的主FET Tl和主BJT (双极结型晶体管)Τ2。主FET Tl的漏极电流控制主BJT Τ2的基极电流，主FET Tl具有电连接至IGBT器件500的发射极端子E的源极S并具有电连接至IGBT器件500的栅极端子G的栅极Ga。在IGBT器件500的发射极端子E和集电极端子C之间提供发射极-集电极路径。应用至主FET Tl的栅极电极Ga的信号经由主FET Tl的源极S和漏极D之间的电流流动控制通过主BJT Τ2的电流流动。
[0022]控制电路520可以包括接收感测信号的感测输入SE，感测信号表示主FET Tl的局部漂移区电位。感测输入SE与接近于或直接接合漂移区和体区之间的界面的主FET Tl的漂移区的感测区段电连接。可以由体区和漂移区之间的ρη结限定或控制该界面。
[0023]在控制输出CO处，控制电路520输出指示局部漂移区电位是否超过预设阈值的输出信号。预设阈值可以指示过流条件。控制电路520或者限制短路电流或者限制其间发生短路的时间段，或者限制这两者以改进半导体器件500的短路耐受力。输出信号可以部分地或完全地调低主FET Tl。
[0024]根据实施例，当在感测输入SE处感测的局部漂移区电位超过预设阈值时，输出信号可以关闭主FET Tl。控制电路520的控制输出CO可以电耦接(例如，电连接)至主FETTl的栅极电极Ga，并将栅极电极Ga处的信号拉至比主FET Tl的阈值电压低的电压，使得主FET Tl关闭，而不管栅极端子G处应用的信号电平如何。可以在控制输出CO和栅极电极Ga所共享的网络节点与栅极端子G之间的路径中提供电阻元件。
[0025]根据另一实施例，控制电路520的控制输出CO电耦接(例如，电连接)至主FET Tl的栅极电极Ga，并将栅极电极Ga处的信号拉至主FET Tl的阈值电压与连接至端子G的外部栅极驱动器的电压之间的电压，使得主FET Tl限制双极晶体管T2的基极电流，并因此限制IGBT 510所承载的过流。可以在控制输出CO和栅极电极Ga所共享的网络节点与栅极端子G之间的路径中提供电阻元件。
[0026]控制电路520可以包括用于临时使能/禁用控制输出CO的使能输入EN。附加地或替换地，控制电路520可以具有感测输出S0，用于用信号通知IGBT器件500的过流条件。
[0027]在下面，将参照具有作为主FET Tl的n-FET和作为主BJT T2的pnp BJT的n_IGBT来描述操作模式。类似的考虑应用于具有作为主FET Tl的p-FET和作为主BJT T2的npnBJP 的 p-1GBT。
[0028]根据实施例，局部漂移区电位是接近体区和漂移区之间的pn结的漏极区的感测区段中的电位。在导电状态下，在非短路或非过流导电状态下沟道界面处的局部漂移区电位典型地低于约100 mV，而在过流条件下局部漏极区电位上升至几伏。通过例子的方式，预设阈值电压可以是控制电路520的感测输入SE处的场效应晶体管的阈值电压。如果局部漏极区电压超过预设阈值，则控制电路520可以将栅极电极Ga处的信号拉至比主FET的阈值电压低的电压，使得主FET Tl关闭，而不管外部应用至栅极端子G的信号如何。根据另一实施例，栅极电极Ga处的信号可以被拉至主FET的阈值电压和通过外部栅极控制而供给的电压之间的电压，因此减小过流的水平和IGBT中的功率耗散。这能够延长直到外部栅极控制感测到短路并关断IGBT的时间。
[0029]将控制电路520从IGBT器件500的具有保持不受控制电路520影响的进一步的器件参数的负载和高电压路径分离。除了过流行为以外，IGBT器件500提供与没有控制电路520的情况相同的静态和动态特性，即IGBT 510的静态和动态特性，而例如通过使用正向偏置二极管来限制短路的其它方法显著地改变了所关注的IGBT的静态和动态特性。
[0030]关闭栅极信号减小了沟道的电导率，使得在预设负载电流下，沟道上的压降和局部漏极区电位这两者增加。局部漂移区电位的增加加速并稳定了关闭主FET Tl的处理。因此，通过控制电路520来关闭IGBT器件500的处理是自放大的。
[0031]在关闭主FET Tl的情况下，所应用的闭锁电压在对局部漂移区电位进行抽头(tap)的界面处导致远高于预设阈值电压的电位。因此短路保护机制固有地提供滞后特性，使得可靠地抑制由控制电路520所强加的电压的电位与栅极端子G处应用的外部栅极信号的电位之间的栅极电位振荡。
[0032]图2A描绘了控制电路520，控制电路520包括第一辅助晶体管T3，第一辅助晶体管T3具有栅极电极，该栅极电极接收主FET Tl的局部漂移区电位。第一辅助晶体管T3的阈值电压对应于预设阈值。如果IGBT 510的局部漂移区电位超过第一辅助晶体管T3的阈值电压，则第一辅助晶体管T3向主FET Tl的栅极电极Ga供给比主FET Tl的阈值电压低的电位，而不管外部应用至IGBT器件500的栅极端子G的信号如何。
[0033]根据实施例，当局部漂移区电位超过预设阈值时，第一辅助晶体管T3将主FET Tl的栅极电极Ga与IGBT器件500的发射极端子E电连接，并且当局部漂移区电位落到低于预设阈值时，将栅极电极Ga从发射极端子E断开连接。
[0034]根据另一实施例，齐纳二极管可以被布置为与第一辅助晶体管T3串联。齐纳二极管阻止栅极电压低至O V。
[0035]图2B示出具有集成在同一半导体管芯中的IGBT 510和控制电路520的IGBT器件500的一部分。半导体管芯的半导体部分100是基于单晶半导体材料的，例如，硅S1、碳化硅SiC、锗Ge、锗硅晶体SiGe、氮化镓GaN或砷化镓GaAs。半导体部分100的第一表面101和与第一表面101平行的第二表面102之间的距离可以为至少40 μπι，例如，至少60 μπι或至少100 μπι。半导体部分100可以具有矩形形状，该矩形形状具有几毫米范围内的边长。第一表面101和第二表面102的法线限定竖向方向，并且与法线方向正交的方向是横向方向。
[0036]在IGBT区域610中，接合于或接近于第一表面101布置主FET Tl的多个平行的、竖向的晶体管单元512。在主FET Tl的导电状态下，晶体管单元512的竖向沟道引导导通状态电流在竖向方向上通过体区115。
[0037]晶体管单元512形成主FET Tl，并可以是例如增强型的MOSFET (金属氧化物半导体场效应晶体管)，其中，术语MOSFET的通常含义包括具有金属栅极电极的FET以及具有非金属电极的FET这两者。晶体管单元512包括栅极电极结构150，栅极电极结构150被形成在单元沟槽结构中，单元沟槽结构从第一表面101延伸至半导体部分100中。栅极电极结构150可以与IGBT器件500的栅极端子G电连接。栅极电介质210使栅极电极结构150从半导体部分100的周围半导体材料介电绝缘。
[0038]在单元沟槽结构之间的半导体台面(mesas)中，第一导电类型的源极区110可以直接接合第一表面101。第二互补导电类型的体区115在相邻的单元沟槽结构之间延伸，并且使源极区110从第一导电类型的漂移层120分离，其中，体区115和漂移层120之间的pn结实质上平行于第一表面101和第二表面102。第二导电类型的重掺杂接触区117可以在相邻的源极区110之间从第一表面101延伸至体区115中，并且提供体区115的低欧姆连接。
[0039]第二导电类型的集电极层130将漂移层120从第二表面102分离。漂移层120可以包括低掺杂漂移区121和更重掺杂的场截止区128。集电极层130中的平均净杂质浓度可以为至少IXlO16 cm_3，例如，至少5 X 117 cm_3。场截止区128或缓冲层中的平均净杂质浓度可以在IXlO15 cm—3和5X1016 cm_3之间，或者甚至达到I X 118 cm_3，并且可以超过漂移区121中的平均净杂质浓度至少五倍。根据实施例，场截止区128在竖向方向上可以具有非均匀掺杂，呈现一个或更多个局部最大值和/或一个或更多个局部最小值。在局部最大值处，峰值掺杂可以超过场截止区128中的平均净杂质浓度达100倍，而局部最小值可以呈现低至漂移区121的掺杂浓度的杂质浓度或者甚至以下。通过例子的方式，漂移区121中的平均净杂质浓度可以在5X 112 CnT3和5X 114 cnT3之间。
[0040]在第一表面101侧提供第一电极结构310。接触结构315通过覆盖沟槽单元结构的电介质层220中的开口向下延伸至少到第一表面101并且可以将第一电极结构310与源极区110和接触区117电连接。根据其它实施例，接触结构315填充从第一表面101所跨越的平面延伸至半导体部分100中的接触槽。第一电极结构310可以形成或者可以电连接或耦接至IGBT器件500的发射极端子E。
[0041]第二电极结构320直接接合第二表面102，并且电连接至集电极层130。第二电极结构320可以形成或者可以电连接或耦接至IGBT器件500的集电极端子C。
[0042]在以下描述中，第一导电类型是η型，并且第二导电类型是ρ型。根据其它实施例，第一导电类型可以是P型，并且第二导电类型可以是η型。
[0043]IGBT 510可以被建模为η型主FET Tl，该η型主FET Tl具有漏极电流，漏极电流供给pnp主BJT T2的基极电流，其中，体区115和集电极层130作为发射极区域和集电极区域是有效的，并且漂移层120提供主BJT T2的基极区域。
[0044]控制电路520可以被形成在半导体部分100的电路区域690中的隔离半导体区域430中。电介质屏蔽结构410使隔离半导体区域430至少在竖向方向上从具有漂移区121的半导体部分100的周围半导体材料介电绝缘，隔离半导体区域430包括控制电路520的半导体元件。电介质屏蔽结构410阻止涌进(flood)漂移层120的电荷载流子不利地影响控制电路520的半导体元件的功能性。
[0045]根据实施例，电介质屏蔽结构410包括掩埋部分411，掩埋部分411使隔离半导体区域430在竖向方向上从漂移层120分离。电介质屏蔽结构410可以由半导体氧化物层(例如，硅氧化物层)构成或包含半导体氧化物层，并且可以包括填充有气态材料(诸如氧、氮、惰性气体或这些气体的混合物)或者包含真空的管412。根据实施例，管412可以替换地或附加地至少部分地填充有导电材料。
[0046]根据所图解的实施例，电介质屏蔽结构410还包括竖向部分415，并且形成从第一表面101延伸至半导体部分100中的闭合框，其中，闭合框完全环绕隔离半导体区域430。
[0047]隔离半导体部分430可以具有第二导电类型的主部分438，其中第一导电类型的阱从第一表面101延伸至主部分438中，并且形成一个或更多个辅助晶体管的源极区432和漏极区436或者在IGBT 510和控制电路520之间电布置的二极管的阴极区。
[0048]形成控制电路520的半导体元件可以包括平面的或竖向的设计的一个或更多个场效应晶体管。根据所图解的实施例，控制电路520包括第一辅助晶体管T3。第一辅助晶体管T3可以是具有竖向或横向沟道的晶体管。根据所图解的实施例，第一辅助晶体管T3是具有在半导体部分100外提供的栅极结构450的平面晶体管。栅极电介质440使栅极结构450从体区介电绝缘，体区是由主部分438的源极区432和漏极区436之间的区段形成的。源极电极318直接接合源极区532和从第一表面101延伸至主部分438中的第二导电类型的重掺杂接触区437。源极区432可以与第一电极结构310和发射极端子E电连接。漏极电极340直接接合漏极区436，并且可以与IGBT 510的栅极电极结构150和栅极端子G电连接。感测连接结构330可以与栅极结构450和第一导电类型的重掺杂感测接触区112这两者电连接。
[0049]第一辅助晶体管T3的第一电极结构310和第二电极结构320、源极电极318和漏极电极340、以及感测连接结构330中的每一个均可以由作为(多个)主成分的铝Al、铜Cu、或者招或铜的合金(例如AlS1、AlCu或AlSiCu)构成,或者包含作为(多个)主成分的招Al、铜Cu、或者铝或铜的合金。根据其它实施例，第一电极结构310和第二电极结构320、源极电极318和漏极电极340以及感测连接结构330中的一个、更多个或全部可以包含以镍N1、钛T1、银Ag、金Au、钼Pt、钨W、钴Co和/或钯Pd为(多个)主成分的一个或更多个层。例如，所引用的结构310、320、318、340、330中的至少一个包括两个或更多个子层，子层中的至少一个包含作为(多个)主成分的N1、T1、Ag、Au、Pt、W、Co和Pd中的一个或更多个，例如，硅化物、氮化物和/或合金。
[0050]感测接触区112可以是单部分(one-part)结构，或者可以包括几个在空间上分离的部分。根据实施例，感测接触区112由直接接合以单元阵列布置的单元沟槽结构中的最外一个的部分构成，或者包括直接接合以单元阵列布置的单元沟槽结构中的最外一个的部分。感测接触区112的另外的部分可以直接接合单元阵列的另一单元沟槽结构。感测连接结构330直接接合感测接触区112的所有部分并提供与感测接触区112的所有部分的欧姆接触。
[0051]在pn结(该pn结被形成在最外晶体管单元512的体区115和漂移区121之间)和感测接触区112之间，邻接路径存在于沿着最外单元沟槽结构的第一导电类型的半导体材料中。
[0052]在IGBT 510的导电状态下，应用于栅极电极结构150的正电压引起pn结和感测接触区112之间沿着最外单元沟槽结构的轮廓的电子累积沟道111。累积沟道111对接近于pn结且在最外晶体管单元512的体区115中的反转沟道的端部处的局部漂移区电位抽头，并且将局部漂移区电位供给至感测接触区112。
[0053]通过接合的单元沟槽结构和/或通过相邻的第二导电类型的杂质区来屏蔽感测接触区112。由于感测接触区112仅连接至高阻抗辅助FET T3的栅极结构450，因而局部漂移区电位的抽头不引起累积沟道111中的电流流动。
[0054]除了图2A和图2B的第一辅助晶体管T3之外，图3A的控制电路包括提供使能功能性的第二辅助晶体管T4。仅当局部漂移区电位指示过流条件并且在第二辅助晶体管T4的栅极电极处应用的使能信号激活这两者时，主FET Tl的栅极电极Ga处的信号才变为未激活而不管在栅极端子G处应用的信号如何。使能信号可以由在半导体部分100中集成的驱动器电路生成，或者可以通过IGBT器件500的使能端子EN在外部应用。
[0055]第一辅助晶体管T3和第二辅助晶体管T4可以串联布置在主FET Tl的发射极端子E和栅极电极Ga之间。通过充分地控制使能信号，可以临时或永久地禁用或使能过流保护机制。例如，供给使能信号的控制单元可以控制使能信号使得在切换时段(在该切换时段期间IGBT 510被接通或关闭)期间禁用过流保护。例如，在栅极端子G处的信号从未激活改变为激活之后并且在栅极端子G改变回未激活以前保持被激活，那么过流保护机制可以被激活约10 ns、约100 ns或约几微秒，至少小于5微秒。根据另一实施例，在栅极端子G处的信号从激活改变为未激活之前，控制电路520可以被禁用约100 ns或约几微秒，至少小于5微秒。
[0056]图3B至3D示出了在隔离半导体区域430中提供作为横向晶体管的第一辅助晶体管T3和第二辅助晶体管T4的根据实施例的图3A的IGBT器件500的截面图。
[0057]图3B宽泛地对应于图2B的截面图。不同于在先前的实施例中，第一辅助晶体管T3的漏极电极340不与栅极电极结构150电连接，但是作为第二辅助晶体管T4的源极电极也是有效的，如图3D所示。
[0058]图3C中所示的第二辅助晶体管T4可以被布置在同一隔离半导体区域430中，如第一辅助晶体管Τ3那样，并且可以被定向为与第一辅助晶体管Τ3平行。进一步的电连接375可以将第二辅助晶体管Τ4的漏极电极370与IGBT 510的栅极电极结构150电连接。第二辅助晶体管Τ4的栅极电极360可以形成或者可以电连接或耦接至IGBT器件500的使能端子ΕΝ、或者在半导体部分100中集成的驱动器电路的输出。
[0059]如图3D所示，浅沟槽绝缘439可以分离第一辅助晶体管Τ3和第二辅助晶体管Τ4。其它实施例可以使用主部分438的ρ型区段来提供第一辅助晶体管Τ3和第二辅助晶体管Τ4的pn分离。
[0060]返回参照图3B，电介质屏蔽结构410可以包括掩埋部分411，掩埋部分411包括管412，管412填充有气态材料(诸如氧、氮、惰性气体或这些气体的混合物)或者可以包含真空。根据实施例，管412可以替换地或附加地至少部分地填充有导电材料。管412在与截面平面垂直且与单元沟槽结构平行的方向上延伸。
[0061]根据实施例，可以通过从第一表面101起将辅助沟槽引入辅助沟槽场区中的半导体部分100中来提供电介质屏蔽结构410的掩埋部分411。辅助沟槽可以比用于提供单元沟槽结构的沟槽更窄和更浅。更宽的周向沟槽可以围绕辅助沟槽场区。可以通过平板印刷处理来生长并图案化薄热氧化物，使得图案化的热氧化物暴露辅助沟槽场区并覆盖辅助沟槽场区外的区域。辅助沟槽场区在氢气环境中暴露于热处理，其中，在通过图案化的热氧化物暴露的区域中，半导体材料溶解并形成在转换成管412的辅助沟槽的下部分上拱起的接合脊。在辅助沟槽场区外，薄牺牲氧化物阻止半导体材料液体化。管412的端部部分可以通过进一步的辅助沟槽而暴露，该进一步的辅助沟槽可以将脊横向地围起。进一步的氧化处理可以氧化脊，使得通过氧化物来分离管412。
[0062]由于溶解的处理能够在外延反应器中执行，因而该处理可以与通过外延生长隔离半导体区域438相结合。在后一处理期间，用于单元沟槽结构的栅极沟槽可以被填充有例如导电多晶半导体材料，导电多晶半导体材料也可以经由周围的进一步的辅助沟槽来覆盖管412的内表面。导电材料可以与源极或发射极连接E相连接，并且因此使阱中的半导体材料从半导体部分100的第二表面102处的集电极电位所引起的电压波动屏蔽。
[0063]在接通以及关断主IGBT期间，集电极电位处的电压改变导致到管412中的导电结构的电容性耦接。根据另一实施例，在掩埋部分411中嵌入的管412中的导电结构的至少一部分可以连接至感测端子SNS，如图3C所示，或者连接至感测晶体管，并且用于检测集电极端子处的电压波动。
[0064]所得到的电介质屏蔽结构410在竖向和横向方向上使框状电介质屏蔽结构410内提供的隔离半导体区域介电绝缘。
[0065]未完全填充有固体电介质但包含气体、真空和/或导体的管412允许控制由掩埋部分411所引起的热机械应力，并因此允许更厚的掩埋部分411。更厚的掩埋部分411减小集电极端子和隔离半导体区域430处的电压波动之间的电容性耦接。更厚的掩埋部分411还允许隔离半导体区域430与漂移区160的邻近部分之间的更高电压差。
[0066]根据图4中所图解的实施例，电介质屏蔽结构410的竖向部分415是修改的单元沟槽结构。修改的单元沟槽结构可以包括导电材料(例如，重掺杂的多晶硅)的填充结构415a。与图2B的栅极电介质210对应的电介质衬连部将填充结构415a从半导体部分100和隔离半导体区域430的材料介电分离。填充结构415a可以与发射极端子E电连接。可以按照与IGBT 510的体区115相同的处理对隔离半导体区域430的主部分438掺杂。控制电路520的辅助晶体管可以是具有沟槽栅极的横向晶体管。
[0067]图4示出了第一辅助晶体管T3的沟槽栅极450，第一辅助晶体管T3具有漏极区，在与截面垂直的方向上布置漏极区。例如，第一辅助晶体管T3的栅极电极450位于从半导体材料的第一表面101达到掩埋部分411的沟槽中，并且通过可以用作栅极电介质440的电介质从隔离半导体区域430中的主部分438介电绝缘的沟槽中。根据实施例，第一辅助晶体管T3的源极和漏极连接可以位于栅极沟槽450的两侧上，以增加第一辅助晶体管T3的沟道宽度和电流容量。第二辅助晶体管T4可以按照相同的方式来实现，并且为了清楚起见未在图4中示出。
[0068]根据实施例，第一辅助晶体管T3和第二辅助晶体管T4这两者的体区115与发射极端子E电连接，使得在n-1GBT的情况下，隔离半导体区域430中的主部分438具有IGBT器件500中的最负电位，并且能够用于控制电路的半导体元件(例如，图3A至3D的第一辅助晶体管T3和第二辅助晶体管T4)的pn隔离。根据实施例，栅极端子G处的IGBT的栅极控制电压可以被设置成在关闭状态期间为负电压。在该情况下，隔离半导体区域430中的主部分438必须被设置为栅极控制的负供给电压，以满足IGBT器件500中的最负电位的要求。
[0069]图5A中图解的IGBT器件500提供第三辅助晶体管T5，第三辅助晶体管T5用于用信号通知过流条件。第三辅助晶体管T5宽泛地对应于图2A的第一辅助晶体管T3。不同于图2A的第一辅助晶体管T3，第三辅助晶体管T5的漏极不电连接至主FET Tl的栅极电极Ga，但是电连接至感测输出端子SO或者电连接至IGBT器件500中集成的电路的输入。该实施例支持经受例如自动领域中的高度保险和安全标准的应用，该应用要求用信号通知开关器件的开关状态或故障状态的反馈信息。
[0070]反馈特征可以与上述实施例中的任一实施例组合。图5B将反馈特征与由第一辅助晶体管T3实现的自维持(self-sustained)关机特征和用于由第二辅助晶体管T4实现的自维持关机的使能特征组合。
[0071]图6在栅极端子G和控制电路520的控制输出(例如，第二辅助晶体管T4的漏极)之间集成二极管D，用于允许用于比在发射极端子E处应用的电位更负的在外部应用的栅极电压的自维持关机。
[0072]尽管本文已图解并描述了特定实施例，但是本领域技术人员将领会到在不脱离本发明的范围的情况下各种替换和/或等同的实现方式可以代替所示出和描述的特定实施例。本申请意图覆盖本文讨论的特定实施例的任何适配或变化。因此，意图本发明仅由权利要求及其等同物的限制。
【权利要求】
1.一种半导体器件,包括: 主场效应晶体管，包括被配置为控制通过半导体部分中的体区在源极区和漂移区之间的电流流动的栅极电极；以及 控制电路，被配置为接收主场效应晶体管单元的局部漂移区电位并输出指示何时所述局部漂移区电位超过预设阈值的输出信号。
2.根据权利要求1所述的半导体器件，其中， 所述控制电路被配置为当所述局部漂移区电位超过所述预设阈值时减小通过所述主场效应晶体管的电流流动或者关闭所述主场效应晶体管。
3.根据权利要求1所述的半导体器件，包括: 感测连接结构，将所述控制电路的感测输入与所述主场效应晶体管的漂移区电连接。
4.根据权利要求3所述的半导体器件，其中， 所述感测连接结构包括所述半导体部分的连接区段中的至少一个邻接的半导体路径，所述连接区段具有所述漂移区的导电类型，所述半导体路径将所述漂移区与相应的感测接触区连接，所述感测接触区具有所述漂移区的导电类型并且直接接合所述半导体部分的第一表面。
5.根据权利要求4所述的半导体器件，其中， 所述邻接的半导体路径将所述感测接触区与所述体区和所述漂移区之间的界面在结构上相连接。
6.根据权利要求5所述的半导体器件，其中， 所述半导体路径被配置为在导电状态下通过所述体区接合反转沟道。
7.根据权利要求5所述的半导体器件，其中， 所述主场效应晶体管包括以单元阵列布置的多个单元沟槽结构，其中，所述单元沟槽结构包括栅极电极结构和电介质层，所述电介质层将所述栅极电极结构从所述半导体部分分离，并且所述单元沟槽结构中的至少一个直接接合所述感测接触区。
8.根据权利要求7所述的半导体器件，被配置为在导电状态下形成沿着所述半导体路径的电荷载流子累积沟道。
9.根据权利要求7所述的半导体器件，其中， 所述单元阵列的最外的单元沟槽结构直接接合所述感测接触区。
10.根据权利要求1所述的半导体器件，包括: 集电极层，所述集电极层在所述源极区的竖向方向上并且直接接合所述漂移区，所述竖向方向由所述半导体部分的第一表面的法线给定，所述集电极层具有与所述漂移区的第一导电类型相反的第二导电类型，所述体区和所述集电极层提供主双极结型晶体管的发射极区和集电极区。
11.根据权利要求1所述的半导体器件，包括: 电介质屏蔽结构，至少在关于所述半导体部分的第一表面的竖向方向上使包括所述控制电路的半导体元件的隔离半导体区域从所述半导体部分的包括所述漂移区的区段介电绝缘。
12.根据权利要求11所述的半导体器件，其中， 所述电介质屏蔽结构形成从所述第一表面延伸至所述半导体部分中并围绕所述隔离半导体区域的横向闭合框。
13.根据权利要求11所述的半导体器件，其中， 所述电介质屏蔽结构的掩埋部分在所述竖向方向上将所述隔离半导体区域从所述半导体部分的包括所述漂移区的区段分离。
14.根据权利要求13所述的半导体器件，其中， 所述电介质屏蔽结构的所述掩埋部分包含导电结构，所述导电结构被嵌入在电介质中并电连接至感测端子或所述半导体器件中的电位。
15.根据权利要求11所述的半导体器件，其中， 所述隔离半导体区域包括所述体区的导电类型的主部分以及所述源极区的导电类型的阱，所述阱从所述第一表面延伸至所述隔离半导体区域中。
16.根据权利要求1所述的半导体器件，其中， 所述控制电路包括具有栅极电极的第一辅助晶体管，所述栅极电极与所述主场效应晶体管的漂移区电连接。
17.根据权利要求16所述的半导体器件，其中， 所述第一辅助晶体管被配置为响应于应用至所述第一辅助晶体管的栅极结构的信号而将所述主场效应晶体管的栅极电极与所述主场效应晶体管的源极区连接/将所述主场效应晶体管的栅极电极从所述主场效应晶体管的源极区断开连接。
18.根据权利要求1所述的半导体器件，其中， 所述控制电路被配置为响应于应用至使能输入的信号而被使能/禁用。
19.根据权利要求1所述的半导体器件，其中， 所述控制电路包括第一辅助晶体管和第二辅助晶体管，所述第一辅助晶体管具有与所述主场效应晶体管的漏极区电连接的栅极电极，而所述第二辅助晶体管具有与使能输入电连接的栅极电极，其中，所述第一辅助晶体管和所述第二辅助晶体管被配置为响应于应用至所述第一辅助晶体管和所述第二辅助晶体管的栅极电极的信号而将所述主场效应晶体管的栅极电极与所述主场效应晶体管的源极区连接或者将所述主场效应晶体管的栅极电极从所述主场效应晶体管的源极区断开连接。
20.根据权利要求1所述的半导体器件，包括: 在所述控制电路和所述主场效应晶体管的栅极电极之间电布置的二极管。
【文档编号】H01L29/78GK104347626SQ201410357497
【公开日】2015年2月11日 申请日期:2014年7月25日 优先权日:2013年7月25日
【发明者】A.毛德, W.肖尔茨 申请人:英飞凌科技奥地利有限公司