一种高电子迁移率晶体管及其制备方法

一种高电子迁移率晶体管及其制备方法
【专利摘要】本发明提供了一种高电子迁移率晶体管，包括层叠设置的衬底、成核层、缓冲层、沟道层、势垒层、钝化层及形成于所述势垒层上的源极、栅极、漏极，所述栅极设置于所述源极与所述漏极之间，所述高电子迁移率晶体管设有凹部，所述凹部设有凹部底壁及连接于所述凹部底壁的凹部侧壁，所述高电子迁移率晶体管还设有用于抑制漏电的保护层，所述保护层覆盖所述凹部侧壁。本发明高电子迁移率晶体管通过于凹部侧壁设置保护层，从而在保持钝化层可有效抑制电流崩塌的同时，防止钝化层与凹部侧壁形成导电通道而导致的器件漏电增加。本发明还提供所述高电子迁移率晶体管的制备方法。所述方法与常规工艺兼容，不需要额外的光刻步骤，实现简单。
【专利说明】一种高电子迁移率晶体管及其制备方法

【技术领域】
[0001]本发明涉及电子【技术领域】，尤其涉及一种高电子迁移率晶体管(HEMT，HighElectron Mobility Transistor)及其制备方法。

【背景技术】
[0002]GaN(氮化镓)作为第三代半导体材料，具有高击穿场强、高热稳定性、高电子饱和漂移速度等出色的性能。GaN经过调制掺杂形成的AlGaN/GaN(氮化铝镓/氮化镓)半导体异质结构，界面处产生具有很高载流子浓度和迁移率的二维电子气(2DEG，Two-Dimens1nal Electron Gas),被认为是制作高功率射频器件和耐高压开关器件的最佳材料。
[0003]AlGaN/GaN异质结HEMT的理论输出功率密度可以达到10?20W/mm，几乎比GaAs (砷化镓)HEMT器件与Si LDMOS (横向扩散金属氧化物半导体)器件的输出功率密度高出一个数量级。如此高的输出功率密度，除了可以实现高输出功率外，在相同的输出功率条件下，AlGaN/GaN高电子迁移率晶体管能有效降低器件尺寸，降低成本，增加器件阻抗，而获得更大带宽。此外，高击穿电压也使得AlGaN/GaN高电子迁移率晶体管在无线基站应用时，可以简化，甚至省略供电转换电路，从而提升电压转化效率。因此，基于AlGaN/GaN高电子迁移率晶体管的功率放大器(PA，Power Amplifier)特别适合无线基站的应用。
[0004]目前，AlGaN/GaN高电子迁移率晶体管存在的一个关键问题是电流崩塌(CurrentCollapse)。电流崩塌形成的原因之一是材料表面存在的高密度电子陷阱(ElectronTraps)在器件关断时的高栅漏电场情况下，俘获从栅极隧穿的电子而在栅极和漏极之间形成的“虚栅”(Virtual Gate)。由于被电子陷阱俘获的电子释放时间常数较长，使得器件在从关断到开启的过程中，沟道电子被“虚栅”部分耗尽而使源漏电流降低。电流崩塌在高功率射频器件中严重影响器件的输出功率密度；在耐高压开关器件中影响器件的开启速度。
[0005]现有一种AlGaN/GaN高电子迁移率晶体管，其制程工艺为:在衬底上沉积成核层；在上述成核层上沉积缓冲层；在上述缓冲层上沉积GaN (氮化镓)沟道层；在上述沟道层上沉积AlGaN (氮化镓铝)势垒层；形成与GaN沟道层2DEG接触的源极和漏极；通过干刻蚀法形成沿源极和漏极边界的平顶隔离结构(Mesa Isolat1n);在上述势鱼层上沉积SiNx (氮化硅)介质材料形成表面钝化；在源漏极之间形成栅极。SiNx表面钝化能有效降低AlGaN/GaN HEMT材料表面电子陷阱密度，抑制栅极与漏极之间“虚栅”的形成，从而达到抑制电流崩塌的效果。
[0006]尽管SiNx表面钝化技术能有效的抑制电流崩塌，该技术却也同时引入了新的问题:器件的隔离漏电(Isolat1n Leakage Current)、栅漏电(Gate Leakage Current)和漏漏电(Drain Leakage Current)均明显增加。漏电的增加将降低器件的击穿电压、增加静态功耗，并带来器件的稳定性、线性度、噪音以及电流崩塌等问题。SiNx表面钝化后漏电增加的主要原因是由于SiNx与被刻蚀过的GaN表面(凹部底壁)和侧壁形成导电沟道。漏极通过2DEG与所述导电沟道与源极形成连接，引起器件隔离漏电、漏漏电的显著增加。


【发明内容】

[0007]提供一种高电子迁移率晶体管及其制备方法，在有效抑制电流崩塌的同时减少高电子迁移率晶体管的漏电增加。
[0008]第一方面，提供一种高电子迁移率晶体管，包括层叠设置的衬底、成核层、缓冲层、沟道层、势垒层、钝化层及形成于所述势垒层上的源极、栅极、漏极，所述栅极设置于所述源极与所述漏极之间，所述高电子迁移率晶体管设有凹部，所述凹部自所述钝化层开设且贯通所述钝化层及所述势垒层，并延伸至所述沟道层中，所述凹部设有凹部底壁及连接于所述凹部底壁的凹部侧壁，所述高电子迁移率晶体管还设有用于抑制漏电的保护层，所述保护层覆盖所述凹部侧壁。
[0009]在第一方面的第一种可能的实现方式中，所述钝化层还覆盖于所述保护层之上。
[0010]结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述钝化层还覆盖于所述凹部底壁。
[0011]结合第一方面或第一方面的第一或第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述源极设有靠近势垒层设置的源极底面、背离所述势垒层的源极顶面及连接于所述源极顶面与所述源极底面之间的源极侧面，所述漏极设有靠近势垒层设置的漏极底面、背离所述势垒层的漏极顶面及连接于所述漏极顶面与所述漏极底面之间的漏极侧面，所述保护层覆盖所述源极侧面和所述漏极侧面。
[0012]结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述钝化层还覆盖于所述源极侧面及所述漏极侧面上的保护层。
[0013]结合第一方面的第三种可能的实现方式，在第一方面的第五种可能的实现方式中，所述钝化层还设置于所述源极侧面与所述覆盖源极侧面的保护层之间，所述钝化层还设置于所述漏极侧面与覆盖所述漏极侧面的保护层之间。
[0014]结合第一方面或第一方面的第一种至第五种中任一项可能的实现方式，在第一方面的第六种可能的实现方式中，所述钝化层采用氮化硅制成。
[0015]结合第一方面或第一方面的第一种至第六种中任一项可能的实现方式，在第一方面的第七种可能的实现方式中，所述保护层采用二氧化硅制成。
[0016]结合第一方面或第一方面的第一种至第七种中任一项可能的实现方式，在第一方面的第八种可能的实现方式中，所述栅极采用与所述势垒层表面直接接触的肖特基栅；或采用与所述钝化介质层表面接触的栅极；或采用部分与所述势垒层表面接触、部分与所述钝化介质层表面接触的场板结构栅极。
[0017]第二方面，提供一种高电子迁移率晶体管制备方法，包括
[0018]形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层，于所述势垒层上设置源极、漏极；
[0019]刻蚀所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁；
[0020]设置用于抑制漏电的保护层，所述保护层覆盖凹部的凹部底壁、凹部侧壁及势垒层；
[0021]去除形成于所述势垒层和所述凹部底壁上的保护层；
[0022]设置钝化层，所述钝化层覆盖所述凹部底壁、所述凹部侧壁及所述势垒层，且所述钝化层覆盖于所述保护层之上；
[0023]设置栅极。
[0024]第二方面的第一种可能的实现方式中，所述设置保护层时，所述保护层覆盖源极的源极侧面、源极顶面、漏极的漏极侧面及漏极顶面。
[0025]结合第二方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，在去除形成于所述势垒层和所述凹部底壁上的保护层时，一并去除形成于所述源极顶面及所述漏极顶面的保护层。
[0026]结合第二方面的第二种可能的实现方式，在第二方面的第三种可能的实现方式中，所述设置钝化层时，所述钝化层还可一并设置于所述源极的源极侧面与源极顶面、所述漏极的漏极侧面与漏极顶面之上，且所述钝化层覆盖于所述保护层之上。
[0027]结合第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方式中，在设置所述钝化层后，去除形成于所述源极顶面和所述漏极顶面的钝化层。
[0028]结合第二方面及第二方面的第一种至第四种可能的实现方式，在第二方面的第五种可能的实现方式中，在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
[0029]结合第二方面的第五种可能的实现方式，在第二方面的第六种可能的实现方式中，所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
[0030]结合第二方面及第二方面的第二种可能的实现方式，在第二方面的第七种可能的实现方式中，所述去除形成于所述势垒层、所述凹部底壁、所述源极顶面及所述漏极顶面上的保护层包括:
[0031 ] 采用各向异性的干刻蚀方法进行刻蚀。
[0032]结合第二方面的第七种可能的实现方式，在第二方面的第八种可能的实现方式中，所述保护层采用活性离子刻蚀方法对形成于所述势垒层、所述凹部底壁、所述源极顶面及所述漏极顶面上的保护层进行刻蚀。
[0033]第三方面，提供一种高电子迁移率晶体管制备方法，包括
[0034]形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层，于所述势垒层上设置源极、漏极；
[0035]设置钝化层，所述钝化层覆盖势垒层；
[0036]刻蚀所述钝化层及与所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁；
[0037]设置用于抑制漏电的保护层，所述保护层覆盖所述钝化层及所述凹部底壁、凹部侧壁；
[0038]去除形成于所述钝化层及所述凹部底壁上的保护层；
[0039]设置栅极。
[0040]在第三方面的第一种可能的实现方式中，在所述设置钝化层时，所述钝化层覆盖所述源极的源极侧面及源极顶面、所述漏极的漏极侧面及漏极顶面。
[0041]结合第三方面的第一种可能的实现方式，在第三方面的第二种可能的实现方式中，在所述设置保护层时，所述保护层还覆盖于所述源极及漏极之上的所述钝化层。
[0042]结合第三方面的第二种可能的实现方式，在第三方面的第三种可能的实现方式中，在去除形成于所述势垒层上钝化层及所述凹部底壁上的保护层时，一并去除形成于所述源极顶面和所述漏极顶面的保护层。
[0043]结合第三方面的第三种可能的实现方式，在第三方面的第四种可能的实现方式中，在去除形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层后，所述制备方法还包括:
[0044]去除形成于所述源极顶面和所述漏极顶面的钝化层。
[0045]结合第三方面及第三方面的第一种至第四种可能的实现方式，在第三方面的第五种可能的实现方式中，在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
[0046]结合第三方面的第五种可能的实现方式，在第三方面的第六种可能的实现方式中，所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
[0047]结合第三方面的第三种可能的实现方式，在第三方面的第七种可能的实现方式中，去除形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层包括:
[0048]采用各向异性的干刻蚀方法对形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层进行刻蚀。
[0049]第四方面，提供一种高电子迁移率晶体管制备方法，其特征在于:包括
[0050]形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层；
[0051 ] 设置钝化层，所述钝化层覆盖势垒层；
[0052]于所述势垒层上设置源极、漏极；
[0053]刻蚀所述钝化层及与所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁；
[0054]设置保护层，所述保护层覆盖所述凹部底壁、所述凹部侧壁及所述势垒层；
[0055]去除形成于所述势垒层及所述凹部底壁上的所述保护层；
[0056]设置栅极。
[0057]在第四方面的第一种可能的实现方式中，所述设置保护层时，所述保护层覆盖于所述源极的源极侧面及源极顶面、所述漏极的漏极侧面及漏极顶面。
[0058]结合第四方面的第一种可能的实现方式，在第四方面的第二种可能的实现方式中，在去除形成于所述势垒层及所述凹部底壁上的保护层时，一并去除形成于所述源极顶面和所述漏极顶面的保护层。
[0059]结合第四方面及第四方面的第一种、第二种可能的实现方式，在第四方面的第三种可能的实现方式中，在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
[0060]结合第四方面的第三种可能的实现方式，在第四方面的第四种可能的实现方式中，所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
[0061]结合第四方面的第二种可能的实现方式，在第四方面的第五种可能的实现方式中，所述去除形成于所述源极顶面、所述漏极顶面、所述势垒层及所述凹部底壁上的所述保护层包括:
[0062]采用各向异性的干刻蚀方法对形成于所述源极顶面、所述漏极顶面、所述势垒层及所述凹部底壁上的保护层进行刻蚀。
[0063]本发明实施例提供的高电子迁移率晶体管及该高电子迁移率晶体管的制备方法，通过在该高电子迁移率晶体管的凹部侧壁设置保护层，从而在保持钝化层可有效抑制电流崩塌的同时，防止钝化层与凹部侧壁形成导电通道而导致的器件漏电增加。本发明的高电子迁移率晶体管的制备方法制作工艺与常规工艺兼容，不需要额外的光刻步骤，实现简单。

【专利附图】

【附图说明】
[0064]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0065]图1至图6是本发明第一较佳实施方式提供的高电子迁移率晶体管在各个制备阶段的剖视示意图；
[0066]图7是图6中高电子迁移率晶体管沿A-A方向的剖视示意图；
[0067]图8是如图6所示的高电子迁移率晶体管的高电子迁移率晶体管制备方法的流程示意图；
[0068]图9至图14是本发明第二较佳实施方式提供的高电子迁移率晶体管在各个制备阶段的剖视示意图；
[0069]图15是如图14所示的高电子迁移率晶体管的高电子迁移率晶体管制备方法的流程不意图；
[0070]图16至图21是本发明第三较佳实施方式提供的高电子迁移率晶体管在各个制备阶段的剖视示意图；
[0071]图22是如图21所示的高电子迁移率晶体管的高电子迁移率晶体管制备方法的流程不意图。

【具体实施方式】
[0072]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0073]在以下详细描述中，当诸如层、区域或衬底之类的元件被称为在另一元件“上”时，它可以是直接在该另一元件上，或者还可设置有中间元件。且，诸如“内”、“外”、“上”、“下”、“之中”、“之外”之类的相对术语及其类似术语在本文中可用于描述一层与另一区域的相对关系。
[0074]另，本发明中提供的附图为示意性图示。可理解的是，本发明中所述的各个元件、层、区域可具有与说明书附图所示的尺寸相比不同的相对尺寸。且图示形状可由于制造技术和/或公差而导致相应变化。本发明的实施例不应解释为限制于本文所示的各区域的特定形状，而应包括例如由于制造而导致的形状的偏差。因此，附图本质上为示意性的，并非意在限制本发明的范围。
[0075]本发明第一实施例描述了一种高电子迁移率晶体管HEMT100，图1至图6为该HEMT100在制备流程中的不同阶段的结构示意图，该HEMT器件100，包括衬底101、成核层102、缓冲层103、沟道层104、势垒层105、形成于所述势垒层105上的源极106、栅极107、漏极108。成核层102、缓冲层103、沟道层104、势垒层105形成于衬底101并依次层叠设置。
[0076]在本实施例中，衬底101可采用硅(Si)衬底、碳化硅(SiC)衬底、蓝宝石(Al2O3)衬底。本发明中的高电子迁移率晶体管100可采用金属有机化合物化学气相沉淀(M0CVD，Metal-organic Chemical Vapor Deposit1n)或分子束夕卜延(MBE, Molecular BeamEpitaxy)作为生长工具，于衬底101生长形成成核层102、缓冲层103、沟道层104与势垒层105。
[0077]在本实施例中，成核层102采用氮化镓(GaN)或氮化铝(AlN)或氮化镓铝(AlGaN)或氮化镓、氮化铝、氮化镓铝的组合层制成。缓冲层103与沟道层104均采用氮化镓或氮化铝制成。势垒层105采用氮化镓铝制成(势垒层105中铝含量与缓冲层103和沟道层104的铝含量不同)，用于配合沟道层104并在沟道层104与势垒层105相接区域通过极化作用产生二维电子气(2DEG)109，从而导通电流。
[0078]源极106与漏极108用于在电场效应下使所述二维电子气109于所述源极106与漏极108之间的沟道层104内流动，所述源极106与漏极108之间的导通发生在沟道层104中的二维电子气109处。所述栅极107设置于源极106与漏极108之间，用于允许或阻碍二维电子气109的通过。源极106、漏极108、栅极107可采用任意合适金属或其他材料制成。
[0079]可以理解的是，所述高电子迁移率晶体管100还可设置间隔层(图未示)，间隔层设置于沟道层104与势垒层105之间，间隔层可采用具有较大的禁带宽度(Band gap)的AlN制成，从而增强极化作用、提高二维电子气109浓度。可以理解的是，本实施例中的各个层级可根据需要设置或省略。所述高电子迁移率晶体管100还可设置帽层(图未示)，所述帽层可提高所述高电子迁移率晶体管100的阈值电压，所述帽层设置于所述势垒层105之上，所述帽层可采用GaN或AlN或AlGaN或InGaN (氮化铟镓)制成。
[0080]进一步的，所述高电子迁移率晶体管100还设有钝化层110，钝化层110采用SiNx(氮化硅)制成，其用于对高电子迁移率晶体管100进行表面钝化，从而降低高电子迁移率晶体管100表面电子陷阱密度，抑制电流崩塌。可以理解的是，所述钝化层110可采用可降低高电子迁移率晶体管100表面电子陷阱密度、抑制高电子迁移率晶体管电流崩塌的适用材料制成。
[0081]进一步的，所述高电子迁移率晶体管100还设有保护层111，所述保护层111用于抑制高电子迁移率晶体管100的漏电。所述保护层111采用二氧化硅(S12)制成。所述高电子迁移率晶体管100通过钝化层110抑制电流崩塌，同时利用保护层111来消除钝化层110表面钝化对器件漏电的影响。可以理解的是，所述保护层111可采用其他相对于钝化层110具有更高的禁带宽度(Band gap)、能抑制导电沟道形成的适用材料制成。
[0082]请参见图2，所述源极106包括靠近势垒层105设置的源极底面1061、背离所述势垒层105的源极顶面1063及连接于所述源极顶面1063与所述源极底面1061之间的源极侧面1065。所述漏极107包括靠近势垒层105设置的漏极底面1071、背离所述势垒层105的漏极顶面1073及连接于所述漏极顶面1073与所述漏极底面1071之间的漏极侧面1075。
[0083]所述高电子迁移率晶体管100通过干法刻蚀的方式刻蚀形成凹部120，所述凹部120围合形成用于界定元件区的平顶隔离结构(Mesa Isolat1n)，源极106、栅极107与漏极108设置于该平顶隔离结构之上。在本实施例中，凹部120自高电子迁移率晶体管100的钝化层110开设，并贯通钝化层110、势垒层105，并延伸至沟道层104中。在实际使用中，由于沟道层104厚度较小，为保证凹部120设置到位，凹部120也可将所述沟道层104贯通，并进一步延伸至缓冲层103。所述凹部120设有形成于缓冲层103的凹部底壁1201及连接于所述凹部底壁1201的凹部侧壁1203。所述凹部侧壁1203大致垂直于所述二维电子气(2DEG)109的导通方向。
[0084]请一并参见图6，在本实施例中，所述保护层111形成于所述凹部侧壁1203、源极侧面1065、漏极侧面1075之上。所述钝化层110覆盖所述势垒层105及所述保护层111。图7是图6中高电子迁移率晶体管沿A-A方向的剖视示意图。进一步的，为保证高电子迁移率晶体管能正常关断，栅极107需跨过整个平顶隔离结构(Mesa Isolat1n)，由势垒层105延伸至凹部120的凹部侧壁1203和凹部底壁1201，由于沟道层104与势垒层105之间的导电通道109的形成，因此栅极金属容易于凹部侧壁1203与导电通道109形成漏电通道，导致栅漏电的明显增大。因此在本实施例中，所述保护层111、钝化层110及延伸至凹部120的凹部侧壁1203的栅极107依次覆盖凹部侧壁1203，减少栅漏电。钝化层110还覆盖于所述凹部底壁1201。
[0085]请一并参见图8，本发明提供一种如第一较佳实施方式中所述高电子迁移率晶体管100的高电子迁移率晶体管制备方法，包括以下步骤:
[0086]步骤S11，形成层叠设置的衬底101、成核层102、缓冲层103、沟道层104、势垒层105，于所述势垒层105上设置源极106、漏极108。如图1所示，本步骤中具体包括:在衬底101上沉积形成成核层102 ;在上述成核层102上沉积形成缓冲层103 ;在上述缓冲层103上沉积形成沟道层104 ;在上述沟道层104上沉积形成势垒层105 ;于势垒层105上形成与沟道层104 二维电子气接触的源极106和漏极108 ;步骤Sll中包括的高电子迁移率晶体管100各层的形成过程与现有技术中高电子迁移率晶体管的标准处理步骤一致，在此不再赘述。
[0087]步骤12，刻蚀势垒层105以形成凹部120，从而构成平顶隔离结构(MesaIsolat1n),所述源极106和漏极108设置于所述平顶隔离结构。如图2所示,此本步骤中，凹部120自高电子迁移率晶体管100的势垒层105向高电子迁移率晶体管100内部延伸，刻蚀深度超过势垒层105、所述沟道层104相接区域的二维电子气109处，延伸至所述沟道层104中。
[0088]步骤13，设置用于抑制漏电的保护层111，所述保护层111覆盖凹部120的凹部底壁1201、凹部侧壁1203、势垒层105。可以理解的是，在此步骤中，所述保护层111同样覆盖源极106的源极侧面1065、源极顶面1063、漏极108的漏极侧面1075及漏极顶面1073。如图3所示，此本步骤中，所述保护层111采用Si02( 二氧化硅)制成。保护层111的生长方式可采用化学气相沉积(CVD, Chemical Vapor Deposit1n)、等离子体增强化学气相沉积法(PECVD, Plasma Enhanced Chemical Vapor Deposit1n)、原子层沉积(ALD, atomiclayer deposit1n)或派射等各向同性沉积方式。此步骤中保护层111覆盖凹部侧壁1203,对凹部侧壁1203形成保护作用。
[0089]步骤14，去除形成于势垒层105和凹部底壁1201上的保护层111。可以理解的是，在此步骤中，可一并去除形成于源极顶面1063及漏极顶面1073的保护层111。如图4所示，在此步骤中，通过刻蚀的方式去除沉积于源极顶面1063、漏极顶面1073及势垒层105上的保护层111，并保留沉积于凹部侧壁1203、源极侧面1065、漏极侧面1075上的保护层
111。在此步骤中，可采用如活性离子刻蚀(RIE, Reactive 1n Etching)等各向异性的干刻蚀方法。
[0090]步骤15，设置钝化层110。如图5所示，在此步骤中，钝化层110设置于所述凹部底壁1201、凹部侧壁1203、势垒层105之上，且钝化层110覆盖于所述保护层111之上。可以理解的是，在此步骤中，所述钝化层110还可一并设置于源极106的源极侧面1065、源极顶面1063、漏极108的漏极侧面1075及漏极顶面1073之上，且钝化层110覆盖于所述保护层111之上。
[0091]钝化层110的生长方式可以采用原位钝化(in-situ passivat1n),如MOCVD,MBE等；或是非原位钝化的方式(ex-situ passivat1n),如PECVD、ALD、CVD和派射等。
[0092]步骤16，如图6所示，去除形成于源极顶面1063、漏极顶面1073的钝化层110。
[0093]步骤17，设置栅极107。如图6所示，在此步骤中，所述栅极的设置过程与现有技术中的工艺一致，包括钝化层110进一步刻蚀及栅金属沉积等步骤，在此不再赘述。
[0094]本实施例的高电子迁移率晶体管制备方法引入保护层111对凹部120的凹部侧壁1203进行绝缘保护，实现简单。在设置钝化层110抑制电流崩塌的同时，利用保护层111解决钝化层110表面钝化引入的漏电增加问题。
[0095]本发明第二实施例描述了一种高电子迁移率晶体管HEMT200，图9至图14为该HEMT200在制备流程中的不同阶段的结构示意图，该HEMT200的结构与第一较佳实施例的高电子迁移率晶体管100大致相同，包括层叠设置的衬底201、成核层202、缓冲层203、沟道层204、势垒层205及形成于所述势垒层205上的源极206、栅极207、漏极208。进一步的，所述高电子迁移率晶体管200还设有钝化层210及保护层211。所述源极206设有源极底面2061、源极顶面2063及源极侧面2065。所述漏极207设有漏极底面2071、漏极顶面2073及漏极侧面2075。所述高电子迁移率晶体管100还设有凹部220，所述凹部220设有凹部底壁2201及连接于所述凹部底壁2201的凹部侧壁2203。
[0096]本实施例中的高电子迁移率晶体管200与第一较佳实施例高电子迁移率晶体管100的不同之处在于:
[0097]所述保护层211形成于所述源极侧面2065、漏极侧面2075及凹部侧壁2203之上。所述钝化层210形成于所述源极侧面2065与所述保护层211之间，所述钝化层210还形成于漏极侧面2075与所述保护层211之间，且所述钝化层210覆盖所述势垒层205。
[0098]请参见图15，本实施例的高电子迁移率晶体管200的制备方法中的各个步骤中的制程与第一较佳实施例的高电子迁移率晶体管100的制备方法各个步骤中的制程大致相同。
[0099]本实施例中的高电子迁移率晶体管200的制备方法包括:
[0100]步骤21，如图9所示，形成层叠设置的衬底201、成核层202、缓冲层203、沟道层204、势垒层205，于所述势垒层205上设置源极206、漏极208。
[0101]步骤22，设置钝化层210。如图10所示，在此步骤中，钝化层210覆盖势垒层205。可以理解的是，所述钝化层210也可一并覆盖所述源极206的源极侧面2065、源极顶面2063、漏极208的漏极侧面2075及漏极顶面2073。
[0102]步骤23，如图11所示，刻蚀势垒层205与钝化层210以形成凹部220，从而构成平顶隔离结构。凹部20设有凹部底壁2201、凹部侧壁2203。所述凹部220延伸至所述沟道层204中，
[0103]步骤24，如图12所示，设置用于抑制漏电的保护层211，所述保护层211覆盖钝化层210及凹部220的凹部底壁2201、凹部侧壁2203。当所述钝化层210 —并覆盖所述源极206的源极侧面2065、源极顶面2063、漏极208的漏极侧面2075及漏极顶面2073时，所述保护层211覆盖于所述源极206及漏极208之上所述钝化层210。
[0104]步骤25，如图13所示，去除形成于所述钝化层210及凹部底壁2201上的保护层211。可以理解的是，在本实施例中，可一并去除形成于所述源极顶面2063、漏极顶面2073的保护层211。
[0105]步骤26，如图14所示，去除形成于源极顶面2063、漏极顶面2073的钝化层210。可以理解的是，本制备方法中，也可根据需要保留形成于除所述源极顶面2063、漏极顶面2073外的保护层211，从而可省略步骤25，于步骤26 —并去除形成于源极顶面2063、漏极顶面2073的保护层211和钝化层210。
[0106]步骤27，如图14所示，设置栅极207。
[0107]本实施例中的HEMT制备方法与第一较佳实施例的不同之处在于，将钝化层210的表面工艺提前，可避免保护层211过刻(over etch)时刻蚀气体对高电子迁移率晶体管200的表面的影响。
[0108]在本实施例中的制备方法中，如高电子迁移率晶体管200对其顶面的厚度无特定要求时，可在步骤25时保留覆盖于所述势垒层205和钝化层210保护层211。
[0109]本实施例的制备方法中，钝化层210设置步骤提前于保护层211之前，从而可避免如本发明的第一实施例中所述的制备方法中由于保护层111过刻(over etch)时的刻蚀气体对材料表面的影响。在本实施例的制备方法中，保护层211过刻时同样会对钝化层210造成刻蚀作用，但是由于保护层211的刻蚀速率高于钝化层210的刻蚀速率，因此在本实施例中的制备方法中容易对针对保护层211的选择性刻蚀进行控制。且即使具有少量的保护层211残留或少量的钝化层210被刻蚀也不会对高电子迁移率晶体管性能造成影响。且为避免此种可能的影响，可在在本实施例的制备方法中，步骤22设置钝化层210时控制并增加钝化层210的沉积厚度，从而避免对钝化层210刻蚀造成对高电子迁移率晶体管性能的影响。另，覆盖于源极顶面2063、漏极顶面2073的钝化层210、保护层211可在步骤25中保留，并于步骤26中一并去除。
[0110]本发明第三实施例描述了一种高电子迁移率晶体管300，图16至21为该HEMT300在制备流程中的不同阶段的结构示意图，该HEMT300的结构与第二较佳实施例的高电子迁移率晶体管200大致相同，包括层叠设置的衬底301、成核层302、缓冲层303、沟道层304、势垒层305及形成于所述势垒层305上的源极306、栅极307、漏极308。进一步的，所述高电子迁移率晶体管300还设有钝化层310及保护层311。所述源极306设有源极底面3061、源极顶面3063及源极侧面3065。所述漏极307设有漏极底面3071、漏极顶面3073及漏极侧面3075。所述高电子迁移率晶体管100还设有凹部320，所述凹部320设有凹部底壁3201及连接于所述凹部底壁3201的凹部侧壁3203。
[0111]本实施例中的高电子迁移率晶体管300与第一较佳实施例高电子迁移率晶体管100的不同之处在于:
[0112]所述保护层311形成于所述源极侧面3065、漏极侧面3075及凹部侧壁3203之上。所述钝化层210覆盖所述势垒层205。
[0113]请参见图22，本实施例的高电子迁移率晶体管300的制备方法中的各个步骤的制程与第二较佳实施例的高电子迁移率晶体管200的制备方法各个步骤的制程大致相同。
[0114]本实施例中的高电子迁移率晶体管300的制备方法包括:
[0115]步骤31，如图16所示，形成层叠设置的衬底301、成核层302、缓冲层303、沟道层
304、势垒层305。
[0116]步骤32，设置钝化层310。如图16所示，在此步骤中，钝化层310沉积于势垒层
305。
[0117]步骤33，如图17所示，于所述势垒层305上设置源极306、漏极308。
[0118]步骤34，如图18所示，刻蚀势垒层305及钝化层310以形成凹部320，从而构成平顶隔离结构。凹部30设有凹部底壁3201、凹部侧壁3203。所述凹部320延伸至所述沟道层304中，
[0119]步骤35，如图19所示，设置用于抑制漏电的保护层311，所述保护层311覆盖凹部320的凹部底壁3201、凹部侧壁3203、势垒层305。可以理解的是，在本实施例中，所述保护层311 —并覆盖于所述源极306的源极侧面3065、源极顶面3063、漏极308的漏极侧面3075及漏极顶面3073。
[0120]步骤36，如图20所示，去除形成于所述势垒层305及凹部底壁3201上的保护层311。可以理解的是，在本实施例中，可一并去除形成于所述源极顶面3063、漏极顶面3073的保护层311。
[0121]步骤37，如图21所示，设置栅极307。所述栅极307可以采用与势垒层3105表面直接接触的肖特基栅；也可以采用与钝化介质层表面接触的栅极307;也可以采用部分与势垒层305表面接触，部分与钝化介质层表面接触的场板结构的栅极307。
[0122]本实施例中将沉积钝化层310进一步提前至设置源极306、漏极308之前，并将保护层311直接覆盖于所述凹部侧壁3203，最大可能地消除制作工艺对高电子迁移率晶体管的表面的影响。
[0123]本发明提供了一种可有效抑制电流崩塌且防止漏电增加的高电子迁移率晶体管及该高电子迁移率晶体管的制备方法，本发明的高电子迁移率晶体管通过于凹部侧壁设置保护层，从而在保持钝化层可有效抑制电流崩塌的同时，防止钝化层与凹部侧壁形成导电通道而导致的器件漏电增加。本发明的高电子迁移率晶体管的制备方法制作工艺与常规工艺兼容，不需要额外的光刻步骤，实现简单。
[0124]以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
【权利要求】
1.一种高电子迁移率晶体管，其特征在于:包括层叠设置的衬底、成核层、缓冲层、沟道层、势垒层、钝化层及形成于所述势垒层上的源极、栅极、漏极，所述栅极设置于所述源极与所述漏极之间，所述高电子迁移率晶体管设有凹部，所述凹部自所述钝化层开设且贯通所述钝化层及所述势垒层，并延伸至所述沟道层中，所述凹部设有凹部底壁及连接于所述凹部底壁的凹部侧壁，所述高电子迁移率晶体管还设有用于抑制漏电的保护层，所述保护层覆盖所述凹部侧壁。
2.如权利要求1所述的高电子迁移率晶体管，其特征在于:所述钝化层还覆盖于所述保护层。
3.如权利要求2所述的高电子迁移率晶体管，其特征在于:所述钝化层还覆盖于所述凹部底壁。
4.如权利要求1至3中任一项所述的高电子迁移率晶体管，其特征在于:所述源极设有靠近势垒层设置的源极底面、背离所述势垒层的源极顶面及连接于所述源极顶面与所述源极底面之间的源极侧面，所述漏极设有靠近势垒层设置的漏极底面、背离所述势垒层的漏极顶面及连接于所述漏极顶面与所述漏极底面之间的漏极侧面，所述保护层覆盖所述源极侧面和所述漏极侧面。
5.如权利要求4所述的高电子迁移率晶体管，其特征在于:所述钝化层还覆盖于所述源极侧面及所述漏极侧面上的保护层。
6.如权利要求4所述的高电子迁移率晶体管高电子迁移率晶体管，其特征在于:所述钝化层还设置于所述源极侧面与所述覆盖源极侧面的保护层之间，所述钝化层还设置于所述漏极侧面与覆盖所述漏极侧面的保护层之间。
7.如权利要求1至6中任一项所述的高电子迁移率晶体管，其特征在于:所述钝化层采用氮化硅制成。
8.如权利要求1至7中任一项所述的高电子迁移率晶体管，其特征在于:所述保护层采用二氧化硅制成。
9.如权利要求1至8中任一项所述的高电子迁移率晶体管，其特征在于:所述栅极采用与所述势垒层表面直接接触的肖特基栅；或采用与所述钝化介质层表面接触的栅极；或采用部分与所述势垒层表面接触、部分与所述钝化介质层表面接触的场板结构栅极。
10.一种高电子迁移率晶体管制备方法，其特征在于:包括 形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层，于所述势垒层上设置源极、漏极； 刻蚀所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁； 设置用于抑制漏电的保护层，所述保护层覆盖凹部的凹部底壁、凹部侧壁及势垒层； 去除形成于所述势垒层和所述凹部底壁上的保护层； 设置钝化层，所述钝化层覆盖所述凹部底壁、所述凹部侧壁及所述势垒层，且所述钝化层覆盖于所述保护层之上； 设置栅极。
11.如权利要求10所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层覆盖源极的源极侧面、源极顶面、漏极的漏极侧面及漏极顶面。
12.如权利要求11所述的高电子迁移率晶体管制备方法，其特征在于:在所述去除形成于所述势垒层和所述凹部底壁上的保护层时，一并去除形成于所述源极顶面及所述漏极顶面的保护层。
13.如权利要求12所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置钝化层时，所述钝化层还可一并设置于所述源极的源极侧面与源极顶面、所述漏极的漏极侧面与漏极顶面之上，且所述钝化层覆盖于所述保护层之上。
14.如权利要求13所述的高电子迁移率晶体管制备方法，其特征在于:在设置所述钝化层后，去除形成于所述源极顶面和所述漏极顶面的钝化层。
15.如权利要求10至14中任一项所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
16.如权利要求15所述的高电子迁移率晶体管制备方法，其特征在于:所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
17.如权利要求12所述的高电子迁移率晶体管制备方法，其特征在于，所述去除形成于所述势垒层、所述凹部底壁、所述源极顶面及所述漏极顶面上的保护层包括: 采用各向异性的干刻蚀方法对形成于所述势垒层、所述凹部底壁、所述源极顶面及所述漏极顶面上的保护层进行刻蚀。
18.一种高电子迁移率晶体管制备方法，其特征在于:包括 形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层，于所述势垒层上设置源极、漏极； 设置钝化层，所述钝化层覆盖势垒层； 刻蚀所述钝化层及与所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁； 设置用于抑制漏电的保护层，所述保护层覆盖所述钝化层及所述凹部底壁、凹部侧壁； 去除形成于所述钝化层及所述凹部底壁上的保护层； 设置栅极。
19.如权利要求18所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置钝化层时，所述钝化层覆盖所述源极的源极侧面及源极顶面、所述漏极的漏极侧面及漏极顶面。
20.如权利要求19所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层还覆盖于所述源极及漏极之上的所述钝化层。
21.如权利要求20所述的高电子迁移率晶体管制备方法，其特征在于:在去除形成于所述势垒层上钝化层及所述凹部底壁上的保护层时，一并去除形成于所述源极顶面和所述漏极顶面的保护层。
22.如权利要求21所述的高电子迁移率晶体管制备方法，其特征在于，在去除形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层后，所述制备方法还包括: 去除形成于所述源极顶面和所述漏极顶面的钝化层。
23.如权利要求18至22中任一项所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
24.如权利要求23所述的高电子迁移率晶体管制备方法，其特征在于:所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
25.如权利要求21所述的高电子迁移率晶体管制备方法，其特征在于，去除形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层包括: 采用各向异性的干刻蚀方法对形成于所述势垒层上钝化层、所述凹部底壁、所述源极顶面和所述漏极顶面上的保护层进行刻蚀。
26.一种高电子迁移率晶体管制备方法，其特征在于:包括 形成层叠设置的衬底、成核层、缓冲层、沟道层、势垒层； 设置钝化层，所述钝化层覆盖势垒层； 于所述势垒层上设置源极、漏极； 刻蚀所述钝化层及与所述势垒层以形成凹部，所述凹部延伸至所述沟道层中，所述凹部设有凹部底壁、凹部侧壁； 设置用于抑制漏电的保护层，所述保护层覆盖所述凹部底壁、所述凹部侧壁及所述势垒层； 去除形成于所述势垒层及所述凹部底壁上的所述保护层； 设置栅极。
27.如权利要求26所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层覆盖于所述源极的源极侧面及源极顶面、所述漏极的漏极侧面及漏极顶面。
28.如权利要求27所述的高电子迁移率晶体管制备方法，其特征在于:在去除形成于所述势垒层及所述凹部底壁上的所述保护层时，一并去除形成于所述源极顶面和所述漏极顶面的保护层。
29.如权利要求26至28中任一项所述的高电子迁移率晶体管制备方法，其特征在于:在所述设置保护层时，所述保护层采用各向同性沉积方式形成。
30.如权利要求29所述的高电子迁移率晶体管制备方法，其特征在于:所述保护层采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或溅射方式形成。
31.如权利要求28所述的高电子迁移率晶体管制备方法，其特征在于，所述去除形成于所述源极顶面、所述漏极顶面、所述势垒层及所述凹部底壁上的保护层包括: 采用各向异性的干刻蚀方法对形成于所述源极顶面、所述漏极顶面、所述势垒层及所述凹部底壁上的保护层进行刻蚀。
【文档编号】H01L29/778GK104134690SQ201410351182
【公开日】2014年11月5日 申请日期:2014年7月22日 优先权日:2014年7月22日
【发明者】鲁微, 李海军, 马俊彩, 贺强, 鲁明, 马平 申请人:华为技术有限公司