基于折叠漂移区的soi耐压结构及功率器件的利记博彩app
【专利摘要】本发明公开一种基于折叠漂移区的SOI耐压结构及功率器件，包括自下而上依次叠放的衬底层、介质埋层和有源层，所述有源层内还设有叉指介质槽；该叉指介质槽由至少一个从有源层表面向下延伸的下延介质槽和至少一个从介质埋层表面向上延伸的上延介质槽构成；其中下延介质槽和上延介质槽的高度均小于有源层的厚度，且下延介质槽和上延介质槽在有源层内相互交错设置，每2个相邻的下延介质槽和/或上延介质槽之间存在间隙。本发明通过在功率器件半导体有源层和介质埋层之间设置有多个叉指介质槽来提高横向和纵向耐压，并使得器件的阻断特性获得显著改善。
【专利说明】基于折叠漂移区的SOI耐压结构及功率器件
【技术领域】
[0001] 本发明涉及半导体功率器件和功率集成【技术领域】，具体涉及一种用于功率器件或 高压集成电路中，基于折叠漂移区的SOI (Silicon On Insulator,绝缘衬底上的娃）耐压结 构及功率器件。
【背景技术】
[0002] SOI (Silicon On Insulator)功率器件具有高的工作速度和集成度、可靠的绝缘 性能、强的抗辐照能力和大的安全工作区的优点，广泛用于电力电子、工业自动化、航空航 天和武器装备等领域，是S0I功率集成电路的核心器件。
[0003] 典型的常规 η 型 SOI LDM0S (Lateral Double Diffused Metal Oxide Semicondutor，横向双扩散金属氧化物半导体）器件的结构如图1所示，由源电极1，n+源 区2,栅电极3, η型有源半导体层4, n+漏区5,漏电极6, p型沟道区7, p型衬底半导体层8 和介质埋层9组成。器件的耐压由纵向耐压和横向耐压中的较小者决定，其中横向耐压由 横向电场沿耐压长度进行电离积分计算得到，因而提高横向耐压的设计思路是：提高平坦 化表面电场分布和增加漂移区长度。
[0004] 首先，平坦化表面电场的方法包括：降低表面电场（RESURF)、横向变掺杂、场板和 SJ(Super Junction,超结）结构等。其中陈星弼院士提出的SJ结构,其比导通电阻与耐压 的1. 3次方关系打破了常规器件中2. 5次方的硅极限。P柱和N柱间的电荷平衡至关重要， 导通电阻和耐压的矛盾关系随着N(P)柱深宽比的增加进一步改善，但是高深宽比SJ往往 需要多次外延或深槽刻蚀等特殊工艺，存在工艺复杂、成本高昂和可靠性低的缺点。其次， 在平坦化表面电场的基础上，随着功率器件有源层长度的增加，击穿电压增大。但是增加有 源层长度会导致常规高压功率器件尺寸巨大，制造成本高昂，同时与半导体集成电路的等 比例减小的发展趋势相悖，这严重束缚了分立器件和功率集成电路的发展及应用，因此减 小高压功率器件表面长度就成为功率集成电路技术的关键。
[0005] 通过改变体电场分布或者把横向耐压引入纵向，是减小器件表面长度、提高耐压 的有效方法。在半导体表面插入介质槽，依靠其对载流子的阻挡作用把耐压引入纵向，提高 横向耐压，如图2。在有源层4表面形成多个介质槽10,对载流子产生阻挡作用，促使漂移区 电场重构，提高横向耐压。但是由于上述介质槽仅存在于上表面，载流子的阻挡效果不佳， 导致有效横向耐压长度并没有明显增加，器件耐压改善有限。
[0006] 通过在介质埋层产生界面电荷，增强介质埋层中的电场，导致体电场重新分布，从 而提高器件耐压，如图3所示。在常规S0I功率器件的有源层4中，介质埋层9之上设置有 至少一个界面岛型埋层11，有源层的导电类型与界面岛型埋层的导电类型相反。当正的高 漏极电压添加到漏，同时源、栅和衬底接地时，介质埋层上界面将自适应地收集空穴，空穴 浓度从源到漏线性增加。根据高斯定理，这些界面空穴能有效的增加介质埋层电场和提高 耐压。
[0007] 通过施加衬底偏压，使得有源层电场重新分布，可显著提高击穿电压。在常规S0I 器件的衬底层背面制作衬底电极，衬底电场的调制作用使有源层的体内电场重新分布，漏 极电场降低，源极电场增加，器件的击穿电压较常规LDMOS增加47. 8%。把耐压引入纵向， 通过衬底分压作用可以提高击穿特性，如图4所示。在常规SOI器件中加入部分Si02介质 埋层12,在沟道区下面有一个开窗口。反向偏置时，器件通过开窗口向衬底耗尽，部分电势 由衬底承担，而且导通时产生的热量可以通过该开窗口由衬底向外散发，具有较好的热特 性。有源层4为变化掺杂浓度分布，以改善表面电场分布。
[0008] 通过在有源层表面刻蚀硅槽，形成横向折叠形貌，具有增加横向宽度和降低导通 电阻的作用，如图5。通过刻蚀工艺，器件横向形成厚度不同的薄有源层13和厚有源层14。 硅槽用半绝缘多晶硅填充，其电场调制作用改善有源层电场分布。正向导通时，电流流经厚 度不同的有源层，硅槽侧面的电流等效于增加器件的宽度，因而导通和耐压特性获得较大 的改善，接近于SJ器件的性能。
[0009] 综上所述，目前把耐压引入纵向以减小器件长度的方法主要是在表面嵌入介质 槽，通过其对载流子的阻挡作用改善耐压特性。但是由于表面介质槽阻挡效果不佳，有效横 向耐压长度并没有明显增加，器件耐压未获得理想结果；在平坦化表面电场分布的技术中， 器件的横向耐压长度并没有增加；而且在改善表面电场的SJ结构中，高深宽比SJ的制作工 艺复杂、成本高昂，改进结构往往未能实现电荷的充分补偿，耐压和导通电阻改善有限。
【发明内容】
[0010] 本发明针对现有SOI功率器件把横向耐压引入纵向的结构中存在的表面介质槽 阻挡效果不佳、横向有效耐压长度并没有明显增加，而导致高压功率器件尺寸巨大、制造成 本高昂的问题，提出一种基于折叠漂移区的SOI耐压结构及功率器件。
[0011] 为解决上述问题，本发明是通过以下技术方案实现的：
[0012] 一种基于折叠漂移区的SOI耐压结构，包括自下而上依次叠放的衬底层、介质埋 层和有源层，所述有源层内还设有叉指介质槽；该叉指介质槽由至少一个从有源层表面向 下延伸的下延介质槽和至少一个从介质埋层表面向上延伸的上延介质槽构成；其中下延介 质槽和上延介质槽的高度均小于有源层的厚度，且下延介质槽和上延介质槽在有源层内相 互交错设置，每2个相邻的下延介质槽和/或上延介质槽之间存在间隙。
[0013] 上述方案中，所述下延介质槽呈矩形、梯形和/或三角形；所述上延介质槽呈矩 形、梯形和/或三角形。
[0014] 上述方案中，所述下延介质槽和上延介质槽为一对一间隔设置。
[0015] 上述方案中，所述介质埋层上开有用于散热的硅窗口。
[0016] 根据上述基于折叠漂移区的SOI耐压结构所设计的基于折叠漂移区的SOI功率器 件（即基于折叠漂移区的SOI LDM0S器件），包括自下而上依次叠放的衬底层、介质埋层和 有源层；所述有源层内的两侧上边角处设置有源区、沟道区和漏区；源区和沟道区相贴，并 同时设置在有源层的一侧上边角处；漏区则设置在有源层的另一侧上边角处；有源层的表 面设有源电极、栅电极和漏电极；源电极覆于源区的正上方，栅电极同时覆于源区和沟道区 的上方；漏电极覆于漏区的上方；其特征在于：所述有源层内还进一步设有叉指介质槽。
[0017] 根据上述基于折叠漂移区的S0I耐压结构所设计的基于折叠漂移区的S0I功率 器件（即基于折叠漂移区的SOI IGBT器件），包括自下而上依次叠放的衬底层、介质埋层 和有源层；所述有源层内的两侧上边角处设置有阴极区、沟道区和阳极区；阴极区和沟道 区相贴，并同时设置在有源层的一侧上边角处；阳极区则设置在有源层的另一侧上边角处； 有源层的表面设有阴极、栅电极和阳极；阴极覆于阴极区的正上方，栅电极同时覆于阴极区 和沟道区的上方；阳极覆于阳极区的上方；其特征在于：所述有源层内处还进一步设有叉 指介质槽。
[0018] 根据上述基于折叠漂移区的SOI耐压结构所设计的基于折叠漂移区的SOI功率器 件（即功率二极管器件），包括自下而上依次叠放的衬底层、介质埋层和有源层；所述有源 层内的两侧上边角处分别设置有阴极区和阳极区；有源层的表面设有阴极和阳极；阴极覆 于阴极区的正上方；阳极覆于阳极区的上方；其特征在于：所述有源层内处还进一步设有 叉指介质槽。
[0019] 与现有技术相比，本发明的优点表现在：
[0020] 1、成对的叉指介质槽可实现载流子的可靠阻挡，通过形成折叠型耐压路径，显著 提高器件的有效横向耐压长度，能解决减小器件表面长度、提高耐压的技术难题；此外，在 叉指介质槽的上下表面的拐角处，由于电荷的阻挡作用会产生高浓度界面电荷。根据高斯 定理，界面电荷可以增强叉指介质槽和介质埋层中的电场强度，分别提高横向和纵向耐压。 在以上两方面的综合作用下，器件的阻断特性获得显著改善。
[0021] 2、可以通过在槽型介质埋层SOI衬底的基础上，结合硅片深槽刻蚀和介质填充形 成，该工艺步骤完全与CM0S/S0I工艺兼容。
[0022] 3、可以采用在硅片深槽刻蚀之后，加入离子角注入工艺。由于可以形成高深宽比 的SJ结构，因此特别适合于高深宽比SJ的厚膜SOI器件的设计。
[0023] 4、可以应用于高压功率器件或功率集成电路中，通过形成折叠型漂移区和界面电 荷的介质场增强作用，其耐压比常规SOI器件的耐压大大提高。
[0024] 5、能够适用于所有主流的S0I横向功率器件，尤其适合于高深宽比SJ的厚膜S0I 结构的制造。
【专利附图】
【附图说明】
[0025] 图1是现有常规η型SOI LDM0S的结构示意图。
[0026] 图2是现有表面介质槽SOI 1?压器件结构不意图。
[0027] 图3是现有埋层电荷岛S0I高压器件结构示意图。
[0028] 图4是现有变掺杂部分S0I高压器件结构示意图。
[0029] 图5是现有横向折置的娃基功率器件结构不意图。
[0030] 图6是基于折叠漂移区的S0I耐压结构示意图。
[0031] 图7是基于折叠漂移区的SOI LDM0S功率器件结构示意图。
[0032] 图8a是折叠漂移区SOI LDM0S阻断耐压达到击穿状态时的二维等势线分布图。
[0033] 图8b是器件达到击穿状态时的表面空穴分布图。
[0034] 图8c是器件达到击穿状态时的介质埋层表面空穴分布图。
[0035] 图9a是器件达到击穿状态时的表面电场分布图。
[0036] 图9b是器件达到击穿状态时的电势分布图。
[0037] 图9c是不同叉指介质槽高度，击穿电压与有源层掺杂浓度Nd的关系图。
[0038] 图10是基于折叠漂移区的横向绝缘栅双极型功率晶体管结构示意图。
[0039] 图11是基于折叠漂移区的部分SOI耐压结构示意图。
[0040] 图12是基于折叠漂移区的SOI功率二极管器件结构示意图。
[0041] 图中标记：1、源电极，2、n+源区（阳极区），3、栅电极，4、η型有源层，5、n+漏区， 6、漏电极，7、p型沟道区，8、p型衬底层，9、介质埋层，10、表面介质槽，11、介质埋层电荷岛， 12、部分介质埋层（开有硅窗口），13、薄有源层，14、厚有源层，15、叉指介质槽，16、阴极， 17、阳极，18、p+阳极区。
【具体实施方式】
[0042] 实施例1 :
[0043] 一种基于折叠漂移区的SOI耐压结构，如图6所示，该耐压结构至少包括衬底层8、 介质埋层9和有源层4,且衬底层8、介质埋层9和有源层4自下而上依次叠放。在本发明 中，所述有源层4的材质可以为Si，SiC，GaAs，SiGe，GaN或其他半导体材料。所述介质埋 层9的材质可以是Si0 2或低k材料，其中低k材料（低介电常数）可以是碳掺杂氧化物或 SiOF，但不限于所列举的材料。上述结构为现有技术已有的功率器件的基本结构。
[0044] 为了提高SOI器件的耐压，所述有源层4内还设有叉指介质槽15。该叉指介质槽 15由至少一个从有源层4表面向下延伸的下延介质槽和至少一个从介质埋层9表面向上延 伸的上延介质槽构成。其中下延介质槽和上延介质槽的高度均小于有源层4的厚度，且下 延介质槽和上延介质槽在有源层4内相互交错设置，每2个相邻的下延介质槽和/或上延 介质槽之间存在间隙。
[0045] 从下延介质槽和上延介质槽的材料选择上：所述叉指介质槽15由介质材料制成 即可，但既不要叉指介质槽15与介质埋层9的材料完全相同，也不要求下延介质槽和上延 介质槽的材料完全相同，也不要求每个下延介质槽的材料均完全相同，也不要求每个上延 介质槽的材料均完全相同。也就是说，叉指介质槽15的材质可以和介质埋层9的材料一样 或不一样，任意若干个下延介质槽和/或上延介质槽相互之间可以是同种半导体介质材料 或不同种介质材料。在本发明优选实施例中，所述每个上延介质槽、每个上延介质槽均由同 一种材料制成，其该材料与介质埋层9的材料相一致。
[0046] 在下延介质槽和上延介质槽的交错方式选择上：所述下延介质槽和上延介质槽所 选用的交错方式可以为多种方式：如可以让所有下延介质槽并排后同时处于有源层4的一 侦牝并让所有上延介质槽并排后同时处于有源层4的另一侧，即所有下延介质槽与所有上 延介质槽相互间形成整体交错方式，此种方式的横向耐压长度较短；如可以让若干个下延 介质槽并排形成多组下延介质槽组，并让若干个上延介质槽并排形成多组上延介质槽组， 多组下延介质槽组和多组上延介质槽组相互间形成成组交错方式，此种方式的横向耐压长 度适中；如可以让多个下延介质槽组和多个上延介质槽组相互间形成单独交错方式，此种 方式的横向耐压长度较长。在本发明优选实施例中，选用横向耐压长度较长的交错方式，即 让多个下延介质槽组和多个上延介质槽组相互间形成单独交错，此时下延介质槽和上延介 质槽为一对一间隔设置，除了位于两端的下延介质槽组和/或上延介质槽之外，每个下延 介质槽组的两侧均为一个上延介质槽，每个上延介质槽组的两侧均为一个下延介质槽。
[0047] 在下延介质槽和上延介质槽的数量选择上：根据交错方式的不同，下延介质槽和 上延介质槽的数量也会发生相应的变化，如采用整体交错方式和成组交错方式时，下延介 质槽和上延介质槽的数量可以任意选定，但在采用单独交错方式时，既可以让下延介质槽 的个数比上延介质槽的个数多一个，这样叉指介质槽15形状整体呈倒梯形的；也可以让下 延介质槽的个数比上延介质槽的个数少一个，这样叉指介质槽15整体呈正梯形；也可以让 下延介质槽的个数与上延介质槽的个数相等，这样叉指介质槽15整体呈平行四边形。为了 更为显著地提高横向耐压长度，在本发明优选实施例中，所述下延介质槽的个数与上延介 质槽的个数相等，每个下延介质槽和每个上延介质槽形成一对叉指结构。
[0048] 在每个下延介质槽和上延介质槽的形状选择上：每个下延介质槽的形状均不相 同，每个上延介质槽的形状均不相同；所有下延介质槽的形状为一种形状，所有上延介质槽 为另一种形状；所有下延介质槽和所有上延介质槽的形状均相同。在具体的形状上，所述下 延介质槽呈矩形、梯形和/或三角形；所述上延介质槽呈矩形、梯形和/或三角形。而为了 能够产生高浓度的界面电荷，以分别提高横向和纵向耐压，在本发明优选实施例中，所有下 延介质槽和所有上延介质槽的形状均相同，且均为矩形。
[0049] 实施例2 :
[0050] 另一种基于折叠漂移区的SOI耐压结构，如图11所示，该耐压结构的组成、叉指介 质槽15的结构、叉指介质槽15的材料选择、下延介质槽和上延介质槽的交错方式、下延介 质槽和上延介质槽和数量选择与实施例1大体相同，其不同之处是，实施例1的介质埋层9 为一完整的横向延伸结构，并完全将衬底层8和有源层4纵向间隔开。但在本实施例2中， 所述介质埋层9上开有用于散热的硅窗口，即只是在衬底层8与有源层4之间设有部分介 质埋层12。
[0051] 实施例3:
[0052] -种基于折叠漂移区的SOI耐压结构所设计的基于折叠漂移区的SOI功率器件， 即基于折叠漂移区的SOI LDM0S(横向双扩散金属氧化物半导体）器件，如图7所示，包括 自下而上依次叠放的衬底层8、介质埋层9和有源层4。所述有源层4内的两侧上边角处设 置有源区2、沟道区7和漏区5。源区2和沟道区7相贴，并同时设置在有源层4的一侧上 边角处。漏区5则设置在有源层4的另一侧上边角处。有源层4的表面设有源电极1、栅电 极3和漏电极6。源电极1覆于源区2的正上方，栅电极3同时覆于源区2和沟道区7的上 方。漏电极6覆于漏区5的上方。所述有源层4内还进一步设有叉指介质槽15。该叉指介 质槽15与实施例1的叉指介质槽15的结构大体相同，其该叉指介质槽15的材料选择、下 延介质槽和上延介质槽的交错方式、下延介质槽和上延介质槽和数量选择也与实施例大体 一致。
[0053] 在器件阻断耐压状态时，提高横向耐压存在两种机理：
[0054] -、器件施加反向偏置下，漏电极6接高电位，源电极1和栅电极3及衬底8接地。 有源层4完全耗尽，等势线分布如图8a。在叉指介质槽15的上下表面拐角处积累高浓度 的界面电荷，有源层4上表面空穴浓度分布如图8b，介质埋层9上表面空穴浓度分布如图 8c。根据高斯定理，界面电荷会增加介质层中的电场强度，使得由介质层承担电压的比例大 幅增加，从而提高器件的耐压，电势分布如图9b。界面电荷密度随着叉指介质槽15高度的 增加而提高，器件阻断特性进一步改善，击穿电压与叉指介质槽15高度的关系如图9c。
[0055] 二、有源层4嵌入叉指介质槽15,横向耐压路径发生折叠，可对载流子进行可靠的 阻挡，有效横向耐压长度显著增加，从而实现较小器件表面长度下，增加有效横向耐压长度 的目的，其中有效横向耐压路径如图7中的虚线所示，表面电场分布如图9a。随着叉指介质 槽15宽度和间距的减小，有效横向耐压长度进步一步增加，从而击穿电压增大。
[0056] 其中图8a_c和图9a_c的仿真参数：折叠漂移区SOI LDM0S :有源层4掺杂浓度Nd 和厚度td分别为4. 3 X 1015cnT3和5um，介质埋层9厚度tM为lum，叉指介质槽15高度Η、 间距D和宽度W分别为4um，lum和lum，ρ型衬底层8掺杂浓度为5 X 1014cm_3,击穿电压为 605V ;常规SOI LDM0S :击穿电压为200V，有源层4掺杂浓度和厚度分别为3X 1015cm_3和 5um〇
[0057] 根据半导体器件耐压理论，击穿电压由电场沿长度进行电离积分计算得到。在本 发明中，其中耐压机理一用于改善电场分布，耐压机理二用于增加有效耐压长度。通过这两 种机理的共同作用，器件的整体耐压得以提高。在图8a_c和图9a_c的器件参数下，耐压由 常规SOI LDM0S的200V提高至折叠漂移区SOI LDM0S的605V。
[0058] 实施例4 :
[0059] -种基于折叠漂移区的SOI耐压结构所设计的基于折叠漂移区的SOI功率器件， 即基于折叠漂移区的SOI IGBT(绝缘栅双极型晶体管）器件，如图10所示，包括自下而上 依次叠放的衬底层8、介质埋层9和有源层4 ;所述有源层4内的两侧上边角处设置有阴极 区2、沟道区7和阳极区18 ;阴极区2和沟道区7相贴，并同时设置在有源层4的一侧上边 角处；阳极区18则设置在有源层4的另一侧上边角处；有源层4的表面设有阴极16、栅电 极3和阳极17 ;阴极16覆于阴极区2的正上方，栅电极3同时覆于阴极区2和沟道区7的 上方；阳极17覆于阳极区18的上方；所述有源层4内处还进一步设有叉指介质槽15。该 叉指介质槽15与实施例1的叉指介质槽15的结构大体相同，其该叉指介质槽15的材料选 择、下延介质槽和上延介质槽的交错方式、下延介质槽和上延介质槽和数量选择也与实施 例大体一致。
[0060] 实施例5 :
[0061] 一种基于折叠漂移区的S0I耐压结构所设计的基于折叠漂移区的S0I功率器件， 即功率二极管器件，如图12所示，包括自下而上依次叠放的衬底层8、介质埋层9和有源层 4 ;所述有源层4内的两侧上边角处分别设置有阴极区2和阳极区18 ;有源层4的表面设有 阴极16和阳极17 ;阴极16覆于阴极区2的正上方；阳极17覆于阳极区18的上方；所述有 源层4内处还进一步设有叉指介质槽15。该叉指介质槽15与实施例1的叉指介质槽15的 结构大体相同，其该叉指介质槽15的材料选择、下延介质槽和上延介质槽的交错方式、下 延介质槽和上延介质槽和数量选择也与实施例大体一致。
[0062] 本发明不仅限于上述实施例，如不仅可以将所设计的基于折叠漂移区的S0I耐压 结构应用于二级管和三级管器件中，可以将其运用在功率集成电路中，只要该功率器件或 电路还有具有能够容置该耐压结构的衬底层8、介质埋层9和有源层4的晶体结构即可。
【权利要求】
1. 基于折叠漂移区的SOI耐压结构，包括自下而上依次叠放的衬底层（8)、介质埋层 (9)和有源层（4)，其特征在于：所述有源层（4)内还设有叉指介质槽（15);该叉指介质槽 (15)由至少一个从有源层（4)表面向下延伸的下延介质槽和至少一个从介质埋层表面（9) 向上延伸的上延介质槽构成；其中下延介质槽和上延介质槽的高度均小于有源层（4)的厚 度，且下延介质槽和上延介质槽在有源层内（4)相互交错设置，每2个相邻的下延介质槽和 /或上延介质槽之间存在间隙。
2. 根据权利要求1所述基于折叠漂移区的SOI耐压结构，其特征在于：所述下延介质 槽呈矩形、梯形和/或三角形；所述上延介质槽呈矩形、梯形和/或三角形。
3. 根据权利要求1所述基于折叠漂移区的SOI耐压结构，其特征在于：所述下延介质 槽和上延介质槽为一对一间隔设置。
4. 根据权利要求1所述基于折叠漂移区的SOI耐压结构，其特征在于：所述介质埋层 (9)上开有用于散热的娃窗口。
5. 根据权利要求1?4中任意一项所述基于折叠漂移区的SOI耐压结构所设计的基于 折叠漂移区的SOI功率器件，包括自下而上依次叠放的衬底层（8)、介质埋层（9)和有源层 (4);所述有源层⑷内的两侧上边角处设置有源区（2)、沟道区（7)和漏区（5);源区（2) 和沟道区（7)相贴，并同时设置在有源层（4)的一侧上边角处；漏区（5)则设置在有源层 (4)的另一侧上边角处；有源层（4)的表面设有源电极（1)、栅电极（3)和漏电极（6);源电 极⑴覆于源区⑵的正上方，栅电极⑶同时覆于源区⑵和沟道区（7)的上方；漏电极 (6)覆于漏区（5)的上方；其特征在于：所述有源层（4)内还进一步设有叉指介质槽（15)。
6. 根据权利要求1?4中任意一项所述基于折叠漂移区的SOI耐压结构所设计的基于 折叠漂移区的SOI功率器件，包括自下而上依次叠放的衬底层（8)、介质埋层（9)和有源层 (4);所述有源层⑷内的两侧上边角处设置有阴极区（2)、沟道区（7)和阳极区（18);阴 极区（2)和沟道区（7)相贴，并同时设置在有源层（4)的一侧上边角处；阳极区（18)则设 置在有源层（4)的另一侧上边角处；有源层（4)的表面设有阴极（16)、栅电极（3)和阳极 (17);阴极（16)覆于阴极区⑵的正上方，栅电极⑵同时覆于阴极区⑵和沟道区（7) 的上方；阳极（17)覆于阳极区（18)的上方；其特征在于：所述有源层内处还进一步设有叉 指介质槽（15)。
7. 根据权利要求1?4中任意一项所述基于折叠漂移区的SOI耐压结构所设计的基于 折叠漂移区的SOI功率器件，包括自下而上依次叠放的衬底层（8)、介质埋层（9)和有源层 ⑷；所述有源层⑷内的两侧上边角处分别设置有阴极区⑵和阳极区（18);有源层（4) 的表面设有阴极（16)和阳极（17);阴极（16)覆于阴极区（2)的正上方；阳极（17)覆于阳 极区（18)的上方；其特征在于：所述有源层（4)内处还进一步设有叉指介质槽（15)。
【文档编号】H01L29/78GK104218088SQ201410333042
【公开日】2014年12月17日 申请日期:2014年7月14日 优先权日:2014年7月14日
【发明者】李琦, 李海鸥, 左园, 翟江辉 申请人:桂林电子科技大学