超结mosfet及其制造方法和复合半导体装置制造方法
【专利摘要】本发明提供一种超结MOSFET及其制造方法和复合半导体装置，能够缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr)，并能够获得高速切换和低反向恢复损耗。所述超结MOSFET具有多个在n型半导体基板的第一主面沿垂直方向延伸的相互平行的pn结，具有被夹设于该pn结n型漂移区域与p型分隔区域交替连接排列的并列pn层，并且在该并列pn层的第一主面侧具有MOS栅极结构，在相反主面侧依次连接n型的第一缓冲层和第二缓冲层，上述第一缓冲层的杂质浓度是与上述第n型漂移区域相同程度以下的低浓度，上述第二缓冲层的杂质浓度高于上述n型漂移区域，与该第二缓冲层相比，上述第一主面侧的上述n型半导体基板的载流子寿命被缩短。
【专利说明】超结MOSFET及其制造方法和复合半导体装置
【技术领域】
[0001]本发明涉及垂直型MOSFET(绝缘栅型场效应晶体管)及其制造方法和复合半导体
>J-U ρ?α装直。
【背景技术】
[0002]作为图6所示的变换器电路1000用所使用的高耐压开关元件，IGBT101得到广泛普及。IGBT101具有双极晶体管的高耐压且低导通电压之类的特点和/或比MOSFET低速且能够高速运行之类的优异的特点，是目前支撑电力电子的重要的半导体元件。
[0003]然而，图7 (a)的主要部分截面图所示的IGBT101与该图(b)所示的M0SFET301不同，具有反向耐压结(集电结103)，因此通常无法在相反方向(以发射极E为正极、以集电极C为负极的偏置方向)产生电流。在IGBT101从导通状态成为正向阻断状态时，有时由于电路内的电感成分而在相反方向产生高电压的浪涌电压。当该浪涌电压施加于IGBT101时，通常反向耐压未被保护的IGBT101可能发生破坏，而用于变换器电路时，由于使每次IGBT101关断时产生的L负载电流回流，所以被反向并联连接的二极管401 (图6)保护。
[0004]近年来，若响应变换器的高频化的要求的提高而将如上所述的IGBT101与通常的回流用二极管401并列连接，则切换的高速化存在局限，所以正研究将IGBT101置换为图5(a)所示的超结M0SFET201。研究置换的超结M0SFET201 (图5)在漂移层205中具有由超结结构构成的并列Pn层202，所述超结结构是将多个在主面沿垂直方向以窄的间隔平行的pn结排列而成的超结结构。将并列pn层202的内部区域设定为η型漂移区域202a和P型分隔区域202b。在该超结M0SFET201中，即使使上述并列pn层202内的η型漂移区域202a设定为高于与耐压相对应的通常的杂质浓度的浓度，也能够通过使上述并列pn层202的间距变窄而以低电压使并列Pn层202全部耗尽，因此尽管是单极型，也具有高耐压、低导通电阻的特征。并且，能够进行来自单极设备的快速切换，除此之外，内置相反方向的二极管结构(图5(a)的符号203和202a)，因此也无需重新连接图6的变换器电路的并列二极管401，具有能够期待装置的小型化的优点。
[0005]在该超结M0SFET201中，内置二极管的反向恢复时的载流子寿命(载流子寿命时间)在没有得到控制的情况下，如该图(b)所示，从基板表面到深度方向是恒定的。
[0006]作为关于这样的超结MOSFET的文献，公开了记载有如下内容的文献(专利文献I):通过在漂移层205设置由并列pn层构成的超结(以下称为SJ)结构，并在其下层设置使杂质浓度二级变化的η型缓冲层来降低导通电阻，使内置二极管的反向恢复特性为软恢复波形。已知具备不增大漏极、源极之间的漏电电流而缩短反向恢复时间的超结MOS结构的半导体装置(专利文献2)。另外，记载了通过将SJ-M0SFET连接到具备SJ结构的肖特基势垒二极管，从而能够实现适于软切换方式的半导体装置(专利文献3)。公开了在具备SJ结构的肖特基势垒二极管的整体设置寿命控制区域来降低反向电流，使反向恢复特性提高的内容(专利文献4)。记载有对于用于使反向恢复特性形成软恢复波形的寿命控制方法(专利文献5)。记载有各种针对多余少数载流子的寿命控制方法(专利文献6)。此外，公开有关于与现有的元件相比能够使耐压和关断特性提高的半导体装置的记述(专利文献7)。
[0007]现有技术文献
[0008]专利文献
[0009]专利文献1:日本特开2003-101022号公报(图11，0077?0079段)
[0010]专利文献2:日本特再公表2010-24433号公报(摘要)
[0011]专利文献3:日本特开2006-24690号公报(摘要的课题和解决方式)
[0012]专利文献4:日本特开2008-258313号公报(摘要)
[0013]专利文献5:日本特开2007-59801号公报(摘要)
[0014]专利文献6:日本特开平7-226405号公报(课题)
[0015]专利文献7:日本特开2001-102577号公报(课题)
【发明内容】
[0016]在上述图5所示的超结M0SFET201中，在正向阻断状态，耗尽层在低耐压下完全扩展到并列pn层内的各柱内而完全耗尽。此时，内置二极管(符号203-202a)从正向电流(回流电流)流过的状态迁移到内置二极管的pn结的反向偏压阻断状态(即反向恢复状态)。然而，由于该内置二极管为单极结构，所以几乎没有少数载流子，反向恢复电流Irp小，并且容易形成电流波形和电压波形急剧上升的所谓的硬恢复波形。如果反向恢复动作形成硬恢复波形，则如图4的现有的超结MOSFET的反向恢复波形图所示，存在发生振荡(振动波形)而成为噪声的发生原因的问题(该图4中，振动波形部分重叠成为涂黑的状态而难以观察)。应予说明，图4的现有结构的波形是对于图5(a)所示的现有结构的垂直型超结M0SFET，将电源电压设置为400V、正向电流设置为20A、相反方向电流的时间变化设置为100Α/μ S，从而对反向恢复动作的电流波形进行了模拟的结果。
[0017]本发明是考虑到以上说明的内容而完成的，本发明的目的在于提供一种能够缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr),并得到高速切换和低反向恢复损耗的超结MOSFET及其制造方法和复合半导体装置。
[0018]为了实现上述目的，本发明的超结MOSFET具有多个在第一导电型的漏极层的第一主面上沿垂直方向延伸的相互平行的pn结，具有被夹设于该pn结的第一导电型的漂移区域与第二导电型的分隔区域交替连接排列的并列pn层，并且在上述并列pn层的第一主面侧具有MOS栅极结构，在上述并列pn层的第二主面与上述漏极层的第一主面之间，从上述并列pn层的第二主面侧依次设置第一导电型的第一缓冲层和第二缓冲层，上述第一缓冲层的杂质浓度是与上述漂移区域相同程度以下的低浓度，上述第二缓冲层的杂质浓度高于上述漂移区域，与上述第二缓冲层相比，上述并列pn层的载流子寿命更短。优选是通过重金属的添加或带电粒子的照射而使上述并列Pn层和第一缓冲层的载流子寿命比上述第二缓冲层短的超结MOSFET的制造方法。优选比内置于上述超结MOSFET的pn 二极管高速且导通电阻小的pin 二极管与上述超结MOSFET反向并联连接。优选比内置于超结MOSFET的pn 二极管高速且导通电阻小的肖特基势垒二极管与上述超结MOSFET反向并联连接。
[0019]根据本发明，能够提供缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr)，并能够获得高速切换和低反向恢复损耗的超结MOSFET及其制造方法和复合半导体装置。
【专利附图】
【附图说明】
[0020]图1是本发明的实施例一的超结MOSFET的主要部分截面图(a)和与(a)对应的基板内的载流子寿命分布图(b)、(C)、(d)。
[0021]图2是以往和本发明的超结MOSFET的主要部分截面图(a)和与(a)对应的基板内的各不相同的载流子寿命分布图。
[0022]图3是与图2的超结MOSFET的载流子寿命分布图对应的各反向恢复电流波形图。
[0023]图4是以往和本发明的实施例的超结MOSFET的反向恢复波形图。
[0024]图5是以往的超结MOSFET的主要部分截面图(a)和其基板内的载流子寿命分布图。
[0025]图6是变换器电路图。
[0026]图7是通常的IGBT (a)和MOSFET (b)的基板的主要部分截面图。
[0027]图8是本发明的并列连接pin 二极管的超结MOSFET的主要部分截面图和pin 二极管的基板内的载流子寿命分布图。
[0028]图9是本发明的并列连接肖特基势垒二极管的超结MOSFET的主要部分截面图和其基板内的载流子寿命分布图。
[0029]符号说明
[0030]I:n+漏极层高浓度第一导电型半导体基板
[0031]2:第二缓冲层
[0032]3:第一缓冲层
[0033]4:并列 pn 层
[0034]4a:n型漂移区域
[0035]4b:p型分隔区域
[0036]5:p基极区域
[0037]6:pn 结
[0038]50:超结 MOSFET
[0039]101 =IGBT
[0040]103:集电结
[0041]201:超结 MOSFET
[0042]301 =MOSFET
[0043]401: 二极管
[0044]402:被寿命控制的二极管
[0045]403:肖特基势垒二极管
[0046]1000:变换器电路
【具体实施方式】
[0047]以下，参照附图对本发明的具备在主面的垂直方向并排排列多个以窄间隔平行的pn结(图1中的符号6)的超结结构的超结MOSFET及其制造方法和复合半导体装置的实施例进行详细说明。在本说明书和附图中，对于标记了 η或P的层和/或区域，分别是指电子或空穴为多数载流子。另外，η和/或P上附带的+和-分别是指杂质浓度相对高或低。应予说明，在以下的实施例的说明和附图中，对同样的构成要素标注相同的符号，省略重复的说明。另外，为了容易观察或容易理解，实施例中说明的附图并没有以正确的比例、尺寸比进行描绘。只要不超过本发明的主旨，就不限于以下说明的实施例的记载。
[0048]实施例一
[0049]将本发明的垂直型超结MOSFET的元件活性部的主要部分截面图示于图1 (a)。该图(b)、(c)、(d)是将(a)所示的超结MOSFET的深度映射于纵轴，并在横轴表示寿命的载流子寿命分布图，被寿命控制的区域的深度范围各不相同，但均是本发明的优选的超结MOSFET。
[0050]该超结MOSFET在高浓度的η.型半导体基板(η+漏极层I)的第一主面上具备浓度比η型漂移区域4a高的η型第二缓冲层2和浓度与漂移区域4a相同或比漂移区域4a低的η型第一缓冲层3，并在η型第一缓冲层3上具备并列pn层4。并且，在并列pn层的表面侧(第一主面侧)形成MOS栅极结构、源电极，并在高浓度n+漏极层I的背面侧(第二主面侧)形成漏电极。据此，第一导电型的η型第一缓冲层和η型第二缓冲层按照该顺序设置在所述并列Pn层的第二主面与所述漏极层之间。在该并列pn层4的、用与基板表面垂直的面进行切割而得的纵截面图案为条纹状。并不限于此，也可以为格子形状。该η型第二缓冲层2具有在超结MOSFET的反向恢复动作时作为载流子储库的功能，通过延长载流子的排出时间，从而具有延长反向恢复时间而实现软恢复波形的效果。
[0051]应予说明，在实施例一中，对耐压600V级的垂直型超结MOSFET进行以下详细说明。以下示出各层、区域的尺寸和杂质浓度等的概况。将并列Pn层4的深度方向的厚度(以下，厚度是指基板的深度方向的距离)设定为36.0 μ m，将并列pn层4的间距宽度设定为12.0 μ m,将η型漂移区域和ρ型分隔区域的宽度分别设定为6.0 μ m，将上述各区域的杂质浓度设定为3.0X 1015cm_3o位于并列pn层4正下方的η型第一缓冲层3的厚度设定为9 μ m，杂质浓度设定为比上述η型漂移区域低的1.0X1015cm_3。此外，在η型第一缓冲层3的下侧设置η型第二缓冲层2，设定厚度为15 μ m,并设定杂质浓度为比上述η型漂移区域高的1.0X1016cm_3，以在反向恢复动作时也避免耗尽层完全扩展。另外，使n+漏极层I的杂质浓度设定为2.0X 118CnT3。
[0052]在图1(b)?图1(d)所示的载流子寿命的概略的分布图中，在任一情况下，不对η型第二缓冲层2的载流子寿命进行控制或者使η型第二缓冲层2的载流子寿命并不比并列pn层4和第一缓冲层3短。可局部缩短第二缓冲层2以外的任一或全部区域的载流子寿命。标准的电子的寿命为1.0X 10_5秒，空穴寿命为3.0X 10_6秒，将缩短载流子寿命时的最低值设定为，电子载流子寿命为1.0X 10_7秒，空穴载流子寿命为3.0X10_8秒。在反向恢复动作时，载流子被充分保持于η型第二缓冲层2为佳，因此在载流子寿命长的图1(b)?图1(d)中的任一分布中均可得到软恢复波形。
[0053]图1 (b)、(C)的载流子寿命分布可以通过如下方式制作，通过从基板的背面照射质子等并进行热处理，以将任意的深度(例如，在(b)中是并列pn层的表面侧的深度，在(c)中是并列pn层的背面侧的深度)作为各自的峰值的方式离子注入质子等而进行局部寿命控制。如此，当从漏极层侧离子注入质子等时，寿命扼杀剂也会被导入到第二缓冲层2。然而，也可以构成为不使浓度峰值位于第二缓冲层2，从而尽可能避免向第二缓冲层2导入寿命扼杀剂。如果使用钼作为寿命扼杀剂并使其扩散，则钼容易在基板的表面侧偏析，因此得到如(d)所示的具有表面侧的载流子寿命最短的斜率的分布。图1中未加说明的符号5为P基极区域，符号6表不pn结。
[0054]在此，为了明确本发明的效果，对于上述现有的超结MOSFET和实施例一的超结MOSFET分析了如图2的(b)?(e)所示的载流子寿命分布的状态(Al?El)与恢复波形的关系。将其结果得到的恢复波形(A?E)示于图3。图2与图3的载流子寿命分布分别对应。图3是对每个上述超结M0SFET，将电源电压设定为400V、将正向电流设定为20A、将相反方向电流的时间变化设定为100A/μ S，并对反向恢复动作的电流波形进行了模拟的结果O
[0055]以下说明载流子寿命分布的状态Al?El的详细情况。Al是在仅具有并列pn层和η型第一缓冲层的现有的超结MOSFET的情况下，完全不进行图2 (b)的寿命控制的寿命分布。图3中，作为与Al对应的A，没有2nd buf是指没有第二缓冲层。BI是具备并列pn层和η型第一缓冲层、η型第二缓冲层的超结M0SFET，且具有完全缺少图2(b)的寿命控制的寿命分布的情况。图3中，作为与BI对应的B，LT没有减少是指缺少寿命控制。Cl是具备并列pn层和η型第一缓冲层、η型第二缓冲层的超结M0SFET，且从图2 (c)的基板表面到并列Pn层的下端面的范围进行了局部寿命控制的情况，与图3的C对应。Dl是具备并列pn层和η型第一缓冲层、η型第二缓冲层的超结M0SFET，且从基板表面到第一缓冲层的范围进行了局部寿命控制的情况，与图3的D对应。另外，上述C1、D1是与相当于图1的(b)、(c)的寿命分布相同的分布。El是具备并列pn层和η型第一缓冲层、η型第二缓冲层的超结M0SFET，且进行了基板的整个区域的寿命控制的情况，与图3的E对应。
[0056]由图3可知，A的反向恢复电流的峰值Irpl、反向恢复时间trrl均大，显示波形急剧上升的硬恢复波形，形成大幅振动的波形。其理由是因为没有第二缓冲层，所以在进入正向阻断状态时，随着反向恢复时耗尽层扩展而载流子容易枯竭。
[0057]对于B，由于具备浓度比并列pn层中的漂移区域高的第二缓冲层，所以作为反向恢复动作时的载流子储库而发挥功能。此时，由于载流子的总量增加，所以反向恢复电流(Irp)增加，恢复波形成为软波形，但由于载流子的排出需要时间，所以反向恢复时间变长，不满足高速切换的必要条件。
[0058]对于C，若从基板表面到并列pn层的下端的深度为止控制寿命而使其缩短，则与上述B相比,反向恢复电流(Irp)变少,并且能够维持软恢复波形,反向恢复时间也变短，因而优选。
[0059]对于D，若从表面到第一缓冲层的下端的深度为止控制寿命而使其缩短，则与C相t:匕，进一步减少反向恢复电流(Irp),并且能够维持软恢复波形,反向恢复时间也进一步变短，因而优选。
[0060]对于E，若控制基板的所有层、区域的寿命而使其缩短，则载流子储库的效果变小，反向恢复电流(Irp2)和反向恢复时间(trr2)均变得过小而显示硬恢复波形，可能会产生振动波形，因此不优选。
[0061]因此，由图3所示的A?E的载流子寿命分布可知，最优选的是像C和D那样的从基板表面到并列pn层、或者到第一缓冲层为止控制了寿命的超结MOSFET的恢复波形，可得到高速切换和低反向恢复损耗。
[0062]由以上结果可知，在实施例一中，不仅实现超结MOSFET的反向恢复动作的高速化和损失降低，并且实现兼顾了软恢复波形化的结构。
[0063]应予说明，在实施例一中，是将并列pn层的基板截面图案形状形成为连续的pn的条纹状图案交替连接的形状，但也可以是在基板面内配置成格子状的不连续的截面图案的并列pn层(换言之，柱状的pn层交替连接的形状)。
[0064]另外，在本发明的实施例一中，通过在高浓度的n+漏极层I上形成η型第二缓冲层2和η型第一缓冲层3后，对并列pn层4反复进行多次外延生长和光刻技术，以该图案依次堆叠并列Pn层而形成所需要的厚度的多段外延方式形成。另外，也可以通过在高浓度n+漏极层I上使η型第二缓冲层2、η型第一缓冲层3和所需要的厚度的漂移层外延生长后，通过各向异性蚀刻来形成具有相当于并列Pn层的厚度的深度的垂直沟槽，并在该沟槽使P型有机硅层外延生长而形成并列pn层4的沟槽埋入方式。通过在采用上述的任一方式制作的并列Pn层的表面侧(第一主面侧)形成MOS栅极结构、源电极，并在高浓度n+漏极层I的背面侧(第二主面侧)形成漏电极，从而本发明的实施例一的超结MOSFET的晶圆工艺基本完成。另外，对于上述并列Pn层的形成方法、其后的晶圆工艺，它们的制造方法可以利用以往公知的制造方法。
[0065]通常，在电力用二极管中，作为缩短载流子寿命的方法，一般使用通过Au和/或Pt等重金属的添加或电子束和/或质子等带电粒子的照射等而在带隙内形成准位的寿命扼杀剂的导入法。这是因为通过导入这样的寿命扼杀剂，从而在反向恢复动作时能够促进二极管中的载流子的消灭，降低反向恢复时的峰电流Irp和/或反向恢复时间trr，降低反向恢复时的损失。在超结MOSFET中，由于内置二极管，所以导入寿命扼杀剂而形成上述图1的(b)?(d)所示的载流子寿命分布对高速动作和反向恢复损耗的降低有效。
[0066]然而，从超结MOSFET其结构上来看，由于在正向阻断状态时漂移层完全耗尽而载流子枯竭，因此反向恢复波形的上升变陡，容易成为硬恢复波形。根据现有的载流子寿命的控制，虽然能够降低反向恢复损耗，但此时由于恢复波形的上升进一步变陡，所以无法消除振动波形的产生。
[0067]因此，在本发明的实施例一的超结MOSFET中，在第一缓冲层的下部形成浓度比并列Pn层的η型漂移区域4a高的第二缓冲层。此外，与该第二缓冲层的载流子寿命相比，将第一缓冲层和并列pn层的载流子寿命调短。通过如此调整载流子寿命，一开始就缓慢抑制硬恢复波形的上升而能够形成软恢复波形。
[0068]作为局部控制寿命的方法，可以通过金和/或钼等重金属的添加或质子等带电粒子的照射来进行。能够通过重金属的离子注入和热处理从源极区域侧的表面添加到第一缓冲层。另外，形成源电极后，可以利用研磨基板的相反侧而形成第一缓冲层和第二缓冲层，并从该第二缓冲层的表面照射重金属的离子和/或带电粒子。另外，也可以组合这些局部的寿命控制和电子束照射那样的寿命变得均匀的控制。
[0069]通过调整第二缓冲层的杂质浓度和厚度，即使在超结MOSFET的正向阻断状态时也形成像耗尽层达不到n+漏极层I那样的载流子储库，从而在反向恢复动作时，也能够避免漂移层内的载流子枯竭，并使反向恢复波形的上升变得缓慢。
[0070]此外，图8的(a)是具备与上述的图1 (a)的超结MOSFET反向并联接合的另外的pin 二极管402的复合半导体装置400的主要部分截面图。
[0071]通过制成这样的复合半导体装置，也能够缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr),得到高速切换和低反向恢复损耗。此时,pin二极管402的漂移层401的杂质浓度设置为3.0X 1014cnT3，厚度设置为60.0ym,将载流子寿命分布示于该图(b)，通过添加金和/或钼那样的重金属，从而形成了表面侧的载流子寿命短的分布。如果使用钼，则由于钼容易在基板的表面侧偏析，因此可得到具有像图8的(b)那样的表面侧的载流子寿命最短的斜率的分布，因而优选。
[0072]由此，通过制成具备专门的pin 二极管402的复合半导体装置400，从而与超结M0SFET50的内置二极管(5-4a)相比，能够消除pin 二极管402的设计上的制约。因此，能够容易地制成切换速度比内置二极管(5_4a)高且导通电阻小的pin 二极管402，因此可以得到上述那样的具有高速切换和低反向恢复损耗的本发明的复合半导体装置400。
[0073]图4是实施例(图8的(a))的复合半导体装置和现有结构(图5的(a))的超结MOSFET的反向恢复波形图，是将电源电压设置为400V、正向电流设置为20A、相反方向电流的时间变化设置为100Α/μ S，从而对反向恢复动作的电流波形进行模拟的结果。应予说明，图8(a)的复合半导体装置的寿命扼杀剂使用He而设定为从并列pn层的源极侧的表面以8μπι的深度为峰的浓度曲线。另外，将图8(a)的pin 二极管402的活性区域的面积设定为与超结M0SFET50的活性区域的面积相同。
[0074]在现有结构中，由于反向恢复电流(Irp)、反向恢复时间(trr)均大，波形急剧上升而形成了大幅振动的波形。另一方面，可知在实施例中，与现有结构相比，反向恢复电流(Irp)、反向恢复时间(trr)均得到小幅抑制，反向恢复损耗也得到降低。另外，波形的上升变得缓慢，因此在上升后没有发生振荡。
[0075]由此，能够得到实现了反向恢复动作的高速化和损失降低以及软恢复化的复合半导体装置。
[0076]此外，通过变成上述pin 二极管，制成将如图9所示的肖特基势垒二极管与超结MOSFET并列接合的复合半导体装置，也像上述那样缓和反向恢复动作时的硬恢复波形，降低反向恢复电流(Irp)和反向恢复时间(trr),能够得到快速切换和低反向恢复损耗。
【权利要求】
1.一种超结MOSFET，其特征在于， 具有多个在第一导电型的漏极层的第一主面上沿垂直方向延伸的相互平行的Pn结， 具有以交替连接的方式排列有被夹设于该Pn结的第一导电型的漂移区域与第二导电型的分隔区域的并列pn层，并且在所述并列pn层的第一主面侧具有MOS栅极结构， 在所述并列Pn层的第二主面与所述漏极层之间，从所述并列pn层的第二主面侧起依次设有第一导电型的第一缓冲层和第二缓冲层， 所述第一缓冲层的杂质浓度与所述漂移区域相同或者低于所述漂移区域的浓度， 所述第二缓冲层的杂质浓度高于所述漂移区域， 与所述第二缓冲层相比，所述并列Pn层的载流子寿命更短。
2.根据权利要求1所述的超结M0SFET，其特征在于， 与所述第二缓冲层相比，所述第一缓冲层的载流子寿命更短。
3.根据权利要求1或2所述的超结M0SFET，其特征在于， 所述第二缓冲层的寿命未被调整。
4.一种根据权利要求1或2所述的超结MOSFET的制造方法，其特征在于， 通过重金属的添加或带电粒子的照射而使所述并列pn层的载流子寿命比所述第二缓冲层更短。
5.一种根据权利要求2所述的超结MOSFET的制造方法，其特征在于， 通过重金属的添加或带电粒子的照射而使所述并列pn层和所述第一缓冲层的载流子寿命比所述第二缓冲层更短。
6.一种复合半导体装置，其特征在于， 比内置于权利要求1或2所述的超结MOSFET的pn 二极管高速且导通电阻小的pin 二极管与所述超结MOSFET反向并联连接。
7.一种复合半导体装置，其特征在于， 比内置于权利要求1或2所述的超结MOSFET的pn 二极管高速且导通电阻小的肖特基势垒二极管与所述超结MOSFET反向并联连接。
【文档编号】H01L29/78GK104282759SQ201410327892
【公开日】2015年1月14日 申请日期:2014年7月10日 优先权日:2013年7月10日
【发明者】田村隆博, 大西泰彦 申请人:富士电机株式会社