半导体器件以及制造半导体器件的方法

半导体器件以及制造半导体器件的方法
【专利摘要】本发明涉及半导体器件以及制造半导体器件的方法。提供一种具有改善特性的半导体器件。该半导体器件具有衬底以及其上的缓冲层，沟道层，势垒层，贯穿其间并到达沟道层内部的沟槽，经由栅绝缘膜配置在沟槽中的栅电极以及栅电极两侧上的势垒层上的漏和源电极。栅绝缘膜具有由第一绝缘膜制成并从沟槽的端部延伸至漏电极侧的第一部分以及由第一和第二绝缘膜制成并配置在漏电极相对于第一部分侧上的第二部分。能够通过减小漏电极侧上的沟槽的端部处的第一部分的厚度来降低导通电阻。
【专利说明】半导体器件以及制造半导体器件的方法
[0001] 相关申请交叉引用
[0002] 将2013年6月3日提交的日本专利申请No. 2013-116659的公开内容，包括说明 书，附图和摘要，通过引用整体并入本文。

【技术领域】
[0003] 本发明涉及一种半导体器件以及制造半导体器件的方法，其例如能够优选用于采 用氮化物半导体的半导体器件以及制造该器件的方法。

【背景技术】
[0004] 近年来，采用具有带隙大于硅的带隙的III-V族化合物的半导体器件已经引起关 注。在它们之中，采用具有以下优点的氮化镓（GaN)的半导体器件正在研制中：1)具有大 介电击穿场，2)具有大电子饱和速度，3)具有大热导率，4)能在AlGaN和GaN之间形成良好 的异质结，以及5)它们是无毒且高安全性的材料。
[0005] 而且，从高击穿电压和快速的开关特性的观点来看，正在研发采用氮化镓并能实 现常关操作的作为功率MISFET (金属绝缘体半导体场效应晶体管）的半导体器件。
[0006] 例如，以下非专利文献1公开了一种MISFET，其采用AlGaN和GaN之间的异质结并 具有其中栅凹槽制作在相对于异质结的背侧上以便实现常关操作的结构。
[0007] 以下非专利文献2公开了一种通过在相对于异质结的背侧上制造栅凹槽时，使用 具有图案化的开口的绝缘膜作为掩模并在器件中留下该绝缘膜而制成的MISFET。
[0008] 以下非专利文献3包括当氮化膜用作AlGaN/GaN异质结型外延层的表面保护膜时 降低了 AlGaN的表面电势的效应的说明。其例如公开了在使用Cat-CVD(催化化学气相沉 积）形成氮化膜时表面电势降低效应明显大。
[0009] 以下非专利文献4包括关于当通过ECR溅射形成的各种保护膜用作AlGaN/GaN异 质结型外延层的表面保护膜时，在表面保护膜和AlGaN之间的界面处的表面势垒高度和界 面层电荷密度的说明。
[0010] 以下专利文献1公开了一种异质结场效应晶体管，其不是具有栅凹槽的晶体管而 是具有其厚度显示逐步变化的场板层的晶体管。
[0011] 以下专利文献2和3公开了一种半导体器件，其不是具有栅凹槽的晶体管而是具 有与栅电极集成的第一场板电极和与源电极集成的第二场板电极的晶体管。
[0012] [专利文献]
[0013] [专利文献1]日本专利No. 4888115
[0014] [专利文献2]日本专利No. 4417677
[0015] [专利文献3]美国专利No. 7075125
[0016] [非专利文献]
[0017] [非专利文献 1]N. Ikeda 等人，"Overl. 7kV normally-off GaN hybrid MOS-HFETs with a lower on-resistance on a Si substrate (Si 衬底上具有较低导通电阻的 1. 7kV 以上常关GaN混合MOS-HFET)"，关于功率半导体器件和IC(ISPSD)的IE3国际研讨会， pp.284-287,2011。
[0018] [非专利文献 2] K. Ota 等人，"A Normally-〇ff GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique (米用新型压电 中和技术的具有高阈值电压均匀性的常关GaN FET) "，国际电子器件会议（IEDM) 2009， IEDM09-154,2009。
[0019] [非专利文献 3]Ν· Onojima 等人，"Reduction in potential barrier height of AlGaN/GaN heterostructures by SiN passivation (通过 SiN 纯化降低 AlGaN/GaN 异质结 构的势垒高度）"，应用物理学期刊，101，043703 (2007)。
[0020] [非专利文献 4]N. Maeda 等人，"Systematic Study of Deposition Effect (Si3N4, Si02, AIN, and Al203)on Electrical Properties in AlGaN/GaN Heterostructures (关于AlGaN/GaN异质结构的电气属性的沉积效应（Si3N4、Si02、AIN和 A1203)的系统研究）"，日本应用物理学期刊，Vol. 46, No. 2 (2007)，ρρ· 547-554。


【发明内容】

[0021] 本发明人致力于采用上述氮化物半导体的半导体器件的研究和开发并着眼于提 高常关半导体器件的特性而进行了广泛地调查研究。在调查研究过程中，他们已经发现对 于采用氮化物半导体的半导体器件的特性尚有进一步提高的空间。
[0022] 其他问题和新颖的特征将从本文说明书和附图中显而易见。
[0023] 在本文公开的实施例中，以下将简要概述典型实施例。
[0024] 根据本文公开的一个实施例的半导体器件具有经由栅绝缘膜而置于沟槽中的栅 电极。该栅绝缘膜构造为具有从沟槽的一个端部延伸至第一电极侧面并位于沟槽的该端部 的侧面上的第一部分，以及位于第一电极相对于第一部分的侧面上并具有大于第一部分的 膜厚度的第二部分。
[0025] 根据本文公开的一个实施例的制造半导体器件的方法具有以下步骤：利用第一膜 作为掩模蚀刻第一氮化物半导体层和第二氮化物半导体层的层叠体，从而形成贯穿第二氮 化物半导体层并到达第一氮化物半导体层内部的沟槽。在使得第一膜的端部从沟槽的端部 退后之后，第二膜形成在包括沟槽内部的第一膜上。
[0026] 本文公开并在以下典型实施例中示出的半导体器件能具有改善的特性。
[0027] 此外，根据本文公开并在以下典型实施例中示出的制造半导体器件的方法，能够 制造具有良好特性的半导体器件。

【专利附图】

【附图说明】
[0028] 图1是示出第一实施例的半导体器件的构造的截面图；
[0029] 图2是示出第一实施例的半导体器件的制造步骤的截面图；
[0030] 图3是示出图2中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0031] 图4是示出图3中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0032] 图5是示出图4中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0033] 图6是示出图5中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0034] 图7是示出图6中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0035] 图8是示出图7中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0036] 图9是示出图8中所示的步骤之后的第一实施例的半导体器件的制造步骤的截面 图；
[0037] 图10是示出图9中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0038] 图11是示出图10中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0039] 图12是示出图11中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0040] 图13是示出图12中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0041] 图14是示出图13中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0042] 图15是示出图14中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0043] 图16是示出图15中所示的步骤之后的第一实施例的半导体器件的制造步骤的截 面图；
[0044] 图17是示意性示出比较示例的半导体器件的构造的截面图；
[0045] 图18是示意性示出第一实施例的半导体器件在其栅电极附近的构造的截面图；
[0046] 图19是示意性示出第一实施例的半导体器件的变型例1的构造的截面图；
[0047] 图20是示意性示出第一实施例的半导体器件的变型例2的构造的截面图；
[0048] 图21是示意性示出第二实施例的半导体器件的构造的截面图；
[0049] 图22是示出第二实施例的半导体器件的制造步骤的截面图；
[0050] 图23是示出图22中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0051] 图24是示出图23中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0052] 图25是示出图24中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0053] 图26是示出图25中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0054] 图27是示出图26中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0055] 图28是示出图27中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0056] 图29是示出图28中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0057] 图30是示出图29中所示的步骤之后的第二实施例的半导体器件的制造步骤的截 面图；
[0058] 图31是示出第二实施例的半导体器件的可选的制造步骤的截面图；
[0059] 图32是示出图31中所示之后的第二实施例的半导体器件的可选的制造步骤的截 面图；
[0060] 图33是示出半导体器件的电阻和退后量之间的关系的曲线图；
[0061] 图34是示出半导体器件的电阻和斜角之间的关系的曲线图；
[0062] 图35是示出半导体器件的S值和斜角之间的关系的曲线图；
[0063] 图36是分别示出具有0退后量Ld，具有0. 2 μ m退后量Ld以及不具有场板电极的 半导体器件的电场密度分布的曲线图；
[0064] 图37是示意性示出不具有场板电极的半导体器件的构造的截面图；
[0065] 图38是示意性示出第三实施例的半导体器件的构造的截面图；
[0066] 图39是示出第三实施例的半导体器件的制造步骤的截面图；
[0067] 图40是示出图39中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；
[0068] 图41是示出图40中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；
[0069] 图42是示出图41中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；
[0070] 图43是示出图42中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；
[0071] 图44是示出图43中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；
[0072] 图45是示出图44中所示的步骤之后的第三实施例的半导体器件的制造步骤的截 面图；以及
[0073] 图46是示出第四实施例的电子器件的构造的电路图。

【具体实施方式】
[0074] 在下述实施例中，为方便起见，如果必要的话，将在分成多个章节或实施例之后进 行说明。它们之间不彼此无关，而是处于这样的关系，一个是另一个的一部分或整体的变型 例，应用示例，细节说明，补充说明等等，除非另外具体说明。且在下述实施例中，当涉及元 件的数（包括数字，值，量，范围等）时，该数不限于具体数目，而是可以大于或小于该具体 数，除非另外具体说明或原则上显然该数限于具体数。
[0075] 而且，在下述实施例中，除非另外具体说明或原则上显然是必需的，否则组成部分 (包括组成步骤等）不总是必需的。类似地，在下述实施例中，当涉及组成部分的形状，位置 关系等，也包括基本上近似或类似的形状，位置关系等，除非另外具体说明或原则上显然不 一样。这也适用于上述数（数字、值、量、范围等等）。
[0076] 以下将基于某些附图详细说明实施例。在用于说明实施例的所有附图中，相同功 能的构件将由相同的附图标记或相关的附图标记识别并将省略重复说明。当两个以上构件 (位置）彼此类似时，单独或具体的位置可以由带符号的普通附图标记来表示。在下述实施 例中，原则上不再重复相同或相似部分的说明，除非另外特别需要。
[0077] 在以下实施例中采用的附图中，即使截面图有时也没有阴影线，以便有助于对其 理解。
[0078] 在截面图中，各个位置的尺寸不对应实际器件的尺寸。为了有助于附图的理解，某 些位置可以示出为相对较大的尺寸。
[0079] (第一实施例）
[0080] 参考附图，将在下文详细说明本实施例的半导体器件。图1是示出本实施例的半 导体器件的构造的截面图。图2至16是分别示出本实施例的半导体器件的制造步骤的截 面图。
[0081] [结构说明]
[0082] 图1是示出本实施例的半导体器件的构造的截面图。图1中所示的半导体器件是 采用氮化物半导体的MIS (金属绝缘体半导体）型场效应晶体管（FET)。这种半导体器件也 被称为"高电子迁移率晶体管"或功率晶体管。本实施例的半导体器件是所谓的凹槽栅型 半导体器件。
[0083] 本实施例的半导体器件在其衬底S上具有以下述顺序依次层叠的成核层NUC，应 变缓和层STR，缓冲层BU，沟道层（也被称为"电子跃迁层"）CH以及势垒层BA。栅电极GE 经由栅绝缘膜GI而位于贯穿势垒层BA并到达沟道层内部的沟槽T中。沟道层CH和势垒 层BA由氮化物半导体制成且势垒层BA由具有比沟道层CH更宽的带隙的氮化物半导体制 成。
[0084] 二维电子气2DEG形成在沟道层CH和势垒层BA之间的界面附近的沟道层CH的一 侧上。当正电势（阈值电势）施加至栅电极GE时，在栅绝缘膜GI和沟道层CH之间的界面 附近形成沟道C。对于其中形成沟道C的区域的电阻来说，具有作为沿沟槽T的底表面产 生的MIS沟道电阻的沟道电阻Rch，作为沿沟槽T的源电极SE的一侧上的侧表面（也称为 "侧壁"）产生的MIS沟道电阻的沟道电阻Ras，以及作为沿漏电极DE -侧上的沟槽T的侧 表面产生的MIS沟道电阻的沟道电阻Rad。
[0085] 通过下述机制形成二位电子气2DEG。构成沟道层CH和势垒层BA的氮化物半导 体（在本示例中是指氮化镓基半导体）在禁带宽度（带隙）或电子亲和势方面彼此不同。 阱型电势因此形成在这些半导体的结合面处。当在该阱型电势中积累电子时，二维电子气 2DEG形成在沟道层CH和势垒层BA之间的界面附近。
[0086] 形成在沟道层CH和势垒层BA之间的界面附近的二维电子气2DEG通过其中具有 栅电极GE的沟槽T分隔。因此，在本实施例的半导体器件中，能够在正电势（阈值电势） 没有施加至栅电极GE时保持关状态，且在正电势（阈值电势）施加至栅电极GE时保持开 状态。因此，能够执行常关操作。
[0087] 以下将更具体说明本实施例的半导体器件的构造。如图1中所示，在本实施例的 半导体器件中，衬底S上具有成核层NUC且成核层NUC上具有应变缓和层STR。成核层NUC 形成为产生将要形成在成核层上的诸如应变缓和层STR的层的生长所需的晶核。其也形成 为防止衬底S经历通过其上形成的层的组成元素（例如Ga)的扩散而发生的质量变化。应 变缓和层STR被形成为缓和到衬底S的应力，以防止衬底S的翘曲或破裂。
[0088] 该应变缓和层STR上具有缓冲层BU。缓冲层BU上具有由氮化物半导体层制成的 沟道层（也被称为"电子跃迁层")CH。沟道层CH上具有由氮化物半导体制成的势垒层BA。 这意味着应变缓和层STR在其主面（顶面）上具有以如下顺序依次形成（层叠）的缓冲层 BU，沟道层CH以及势垒层BA。势垒层BA上具有经由欧姆层的源电极SE和漏电极DE。缓 冲层BU是位于沟道层CH和应变缓和层STR之间的中间层。
[0089] 栅电极GE经由栅绝缘膜GI形成在贯穿绝缘膜IF1和势垒层BA并到达沟道层CH 内部的沟槽（也称为"沟槽"或"凹陷"）T。
[0090] 栅绝缘膜GI由绝缘膜IF1和绝缘膜IF2的层叠膜（其也可以被称为层合膜）制 成。绝缘膜IF1在开口区0Α1中具有开口部。该开口部提供在漏电极DE-侧上比沟槽Τ 的形成区（开口区0Α2)宽了 Ld的区域中。换言之，使得绝缘膜IF1从漏电极DE -侧上的 沟槽T的端部退后距离Ld。该距离Ld有时被称为"退后量Ld"。
[0091] 如上所述，配置绝缘膜IF1以便使其从漏电极DE-侧上的沟槽T的端部退后距离 Ld，且在包括沟槽T的内部的绝缘膜IF1上配置绝缘膜IF2。因此，由绝缘膜IF1和绝缘膜 IF2的层叠膜制成的栅绝缘膜GI的厚度变成对应于在漏电极DE -侧上的沟槽T的端部的 绝缘膜IF2的厚度的膜厚度T1，且从漏电极DE -侧上超过退后量Ld的位置，其变成对应于 绝缘膜IF1和绝缘膜IF2的厚度之和的膜厚度T2(>T1)。
[0092] 换言之，从漏电极DE -侧上的沟槽T的端部至漏电极DE，栅绝缘膜GI具有由绝 缘膜IF2的单层膜制成的第一部分以及位于漏电极DE相对于第一部分的一侧上并由绝缘 膜IF1和绝缘膜IF2的层叠膜制成的第二部分。从漏电极DE -侧上的沟槽T的端部至第 二部分（沟槽T的一侧上的绝缘膜IF2的端部）的距离对应于距离Ld。
[0093] 由绝缘膜IF1和绝缘膜IF2的层叠膜制成的栅绝缘膜GI上具有栅电极GE。该栅 电极GE在一个方向（右侧，即图1中漏电极一侧）上具有突出部。该突出部被称为"场板 电极"（也称为"场板电极部"）FP。该场板电极FP是从漏电极DE -侧上的沟槽T的端部 延伸至漏电极DE -侧的栅电极GE的一部分的区域。
[0094] 栅电极GE(场板电极FP)位于由绝缘膜IF2的单层膜制成的第一部分上，且还位 于位置在漏电极DE相对于第一部分的一侧上并由绝缘膜IF1和绝缘膜IF2的层叠膜制成 的第二部分上。换言之，场板电极FP下具有由绝缘膜IF2的单层膜制成的第一部分以及位 于漏电极DE相对于第一部分的一侧上并由绝缘膜IF1和绝缘膜IF2的层叠膜制成的第二 部分。
[0095] 如上所述，在由位于漏电极DE-侧上的沟槽T的端部的第一部分以及位于漏电极 DE相对于第一部分的一侧上并具有大于第一部分的膜厚度的第二部分制成的栅绝缘膜GI 上，配置包括了场板电极FP的栅电极GE。这种结构降低了漏电极DE -侧上的沟槽T的端 部处的栅绝缘膜GI的厚度（T1)，因此栅极调制在漏电极DE侧底部和其中将要形成沟道C 的沟槽T的侧表面处变得有效。这意味着这种结构有助于沟道C的形成。因此，能够降低 沿漏电极DE -侧上的沟槽T的侧表面产生的沟道电阻Rad。
[0096] 通过提供第一部分和第二部分，如下文详细说明的，场板电极FP下的电场聚集位 置被分散成两个位置（参考图18)。这种分散缓和了电场聚集并提高栅击穿电压。而且，其 减小了场板电极FP的长度且因此减小了栅电极GE和漏电极DE之间的距离。因此能够获 得小型化或高集成的半导体器件。
[0097] 该栅电极GE两侧上的势垒层BA上具有源电极SE和漏电极DE。与沟槽T的端部 和源电极SE之间的距离相比，沟槽T的端部至漏电极DE之间的距离更大。源电极SE和漏 电极DE经由绝缘膜IF1和绝缘膜IL1的开口部耦合至势垒层BA。它们通过欧姆耦合而耦 合。
[0098] 栅电极GE上具有绝缘膜IL1。源电极SE和漏电极DE配置在绝缘膜IL1中形成的 接触孔中和其上。这些绝缘膜IL1，源电极SE以及漏电极DE上具有绝缘层IL2。
[0099][制造方法说明]
[0100] 参考图2至16,以下将说明本实施例的半导体器件的制造方法，且将更清晰地示 出半导体器件的构造。图2至16是示出本实施例的半导体器件的制造步骤的截面图。
[0101] 如图2中所示，成核层NUC，应变缓和层STR以及缓冲层BU依次形成在衬底S上。 例如，由具有暴露的（111)面的硅（Si)制成的半导体衬底用作衬底S，且在衬底上，采用金 属有机化学气相沉积（M0CVD)等方法执行例如氮化铝（A1N)层的异质外延生长，从而形成 成核层NUC。随后，在成核层NUC上，通过重复层叠氮化镓（GaN)层和氮化铝（A1N)层的层 叠膜（AlN/GaN膜）而将超晶格结构形成为应变缓和层STR。例如，采用金属有机化学气相 沉积等方法重复氮化镓（GaN)层和氮化铝（A1N)层的异质外延生长，从而形成约100层（总 共200层），各层都具有约2至3nm的膜厚度。对于衬底S来说，由SiC，蓝宝石等制成的衬 底可用于替代由硅制成的衬底。包括成核层NUC和那些在成核层NUC之后形成的所有III 族氮化物层通常都根据III族元素晶面生长（意味着，在这种情况下，镓面生长或铝面生 长）而形成。
[0102] 随后，缓冲层BU形成在应变缓和层STR上。例如，通过采用金属有机化学气相沉 积等方法的异质外延生长在应变缓和层STR上形成作为缓冲层BU的AlGaN层。
[0103] 随后，沟道层CH形成在缓冲层BU上。例如，通过采用金属有机化学气相沉积等方 法的异质外延生长在缓冲层BU上形成氮化镓（GaN)层。最终的沟道层CH具有例如3nm以 上的膜厚度。
[0104] 随后，例如，通过采用金属有机化学气相沉积等方法的异质外延生长在沟道层CH 上形成作为势垒层BA的AlGaN层。这个作为势垒层BA的AlGaN层中A1的成分比率大于 作为缓冲层BU的AlGaN层中A1的成分比率。
[0105] 以这种方式，形成了缓冲层BU，沟道层CH以及势垒层BA的层叠体。通过III族 晶面生长形成该层叠体，其中在晶轴（C轴）方向上进行层叠。换言之，通过（0001)Ga面生 长形成上述层叠体。在沟道层CH和势垒层BA之间的层叠体的界面附近，形成二维电子气 2DEG。
[0106] 随后，如图3中所示，作为覆盖膜的绝缘膜IF1形成在势垒层BA上。优选采用氮 化硅膜作为覆盖膜。该氮化硅膜有效抑制GaN器件中的电流崩溃现象。能够通过CVD或 ECR溅射形成氮化硅膜。ECR溅射往往要采用复杂的装置，因此常常采用CVD用于量产。对 于绝缘膜IF1来说，例如，通过采用CVD (化学气相沉积）等方法沉积具有约900埃（ΙΑ = l〇_1(lm)的膜厚度的氮化硅膜（包含氮化硅的膜）作为绝缘膜IF1。随后，通过采用CVD等 方法在绝缘膜IF1上沉积具有约900埃膜厚度的氧化硅膜作为掩模绝缘膜IFM。
[0107] 随后，如图4中所示，通过光刻形成光刻胶膜PR1，光刻胶膜PR1在开口区0A1中具 有开口部。随后，如图5中所示，利用光刻胶膜PR1作为掩模，蚀刻掩模绝缘膜IFM。例如， 诸如C 4H8的烃气能够用作氧化硅膜的蚀刻气体。通过该蚀刻，如图5中所示，形成在开口范 围0A1中具有开口部的掩模绝缘膜IFM。随后，如图6中所示，执行等离子剥离处理等来移 除光刻胶膜PR1。
[0108] 随后，如图7中所示，采用光刻形成光刻胶膜PR2,光刻胶膜PR2在位于开口区0A1 内部的开口区0A2中具有开口部。随后，如图8中所示，利用光刻胶膜PR2作为掩模，蚀刻 绝缘膜IF1。对于氮化硅膜的蚀刻气体来说，例如能够采用诸如SF 6或CF4的氟基气体。因 为下层势垒层BA(AlGaN层）几乎不被氟基气体蚀刻，因此氟基气体适于作为掩模绝缘膜 IFM (氧化硅膜）的蚀刻气体。
[0109] 随后，通过等离子体剥离处理等移除光刻胶膜PR2。通过该处理，如图9中所示， 在势垒层BA上形成在开口区0A2中具有开口部的绝缘膜IF1。而且，使得从开口区0A2的 一端退后且在开口区0A1中的开口部的掩模绝缘膜IFM配置在该绝缘膜IF1上。该绝缘膜 IF1变成栅绝缘膜GI的一部分，而绝缘膜IFM在用于使绝缘膜IF1从将在下文说明的沟槽 T的端部退后的蚀刻过程中变成掩模。
[0110] 随后，如图1〇中所示，利用绝缘膜IF1和绝缘膜IFM的层叠膜作为掩模，蚀刻势垒 层BA和沟道层CH(也称为"层叠体"）以形成贯穿绝缘膜IF1和势垒层BA并到达沟道层 CH内部的沟槽T。对于蚀刻气体来说，例如采用氯基气体（例如BC13)。虽然在图10中没 有清楚示出，但是在绝缘膜IFM的表面或绝缘膜IF1的暴露部分处，在用于形成沟槽T的蚀 刻过程中，可蚀刻这些膜并变得更薄。该蚀刻之后可以是用于恢复蚀刻损伤的热处理（退 火）。
[0111] 随后，如图11中所示，利用掩模绝缘膜IFM作为掩模，蚀刻绝缘膜IF1。通过这种 蚀刻，使沟槽T 一侧上的绝缘膜IF1的端部在一个方向上（图11中的右侧）退后。退后量 (退后距离）将在下文被称为"Ld"。该退后发生在将在下文说明的漏电极DE-侧的方向 上。随后，如图12中所示，通过蚀刻移除掩模绝缘膜IFM。
[0112] 对应预定厚度（绝缘膜IF1的暴露部分的膜厚度）的掩模绝缘膜IFM和绝缘膜 IF1的剩余层叠膜可被回蚀以使沟槽T 一侧上的绝缘膜IF1的端部退后。在该回蚀过程中， 可调整蚀刻量以便完全移除掩模绝缘膜IFM。当掩模绝缘膜IFM残留时，可通过分离蚀刻移 除残留的绝缘膜IFM。
[0113] 随后，如图13中所示，绝缘膜IF2形成在绝缘膜IF1上以及沟槽T中和势垒层BA 的暴露部分上。绝缘膜IF1和绝缘膜IF2用作栅绝缘膜GI。这意味着在正电势（阈值电 势）施加至栅电极GE时有助于栅极调制的绝缘膜GI主要是绝缘膜IF2的一部分。
[0114] 例如，对于绝缘膜IF2来说，通过采用ALD (原子层沉积）将氧化铝（氧化铝膜， A1203)沉积在绝缘膜IF1上，沟槽T中，以及势垒层Μ的暴露部分上。对于绝缘膜IF2来 说，可采用还是氧化铝（含氧化铝的膜），氧化硅膜或者具有高于氧化硅膜的介电常数的高 介电常数膜。对于高介电常数膜来说，可采用氧化铪〇1?) 2膜）。对于高介电常数膜来说， 可采用诸如铝酸铪膜，Η--Ν膜（氮氧化铪膜），HfSiO膜（硅酸铪膜），HfSiON膜（氮氧化 硅铪膜）或HfAlO膜的铪基绝缘膜来代替。
[0115] 以这种方式，栅绝缘膜GI由上述绝缘膜IF1和绝缘膜IF2的层叠膜构成。因此， 沟槽T在其侧壁一侧上具有由绝缘膜IF2的单层膜制成的第一膜厚度部分。在将在下文说 明的漏电极DE -侧上，提供由绝缘膜IF1和绝缘膜IF2的层叠膜构成的第二膜厚度部分。 第二膜厚度部分的厚度T2大于第一膜厚度部分的膜厚度T1 (参考图13)。
[0116] 随后，栅电极GE形成在沟槽T内部的栅绝缘膜GI上。例如，在栅绝缘膜GI上，通 过溅射等方法沉积例如由镍（Ni)膜和位于其上的金（Au)膜制成的层叠膜（其也可被成为 "Au/Ni膜"）作为导电膜。随后，光亥_蚀刻用于图案化Au/Ni膜且由此形成栅电极GE。在 该Au/Ni膜的蚀刻过程中，可蚀刻其下的绝缘膜IF2。
[0117] 在该图案化过程中，图案化栅电极GE以在一个方向上（右侧，即图13中的漏电极 DE-侧）具有突出部。换言之，执行图案化以提供场板电极（其也被称为"场板电极部"） FP作为栅电极GE的一部分。场板电极FP是栅电极GE的一部分区域且其是从漏电极DE - 侧上的沟槽T的端部延伸至漏电极DE -侧的电极部分。
[0118] 这意味着配置场板电极FP以便覆盖由绝缘膜IF2的单层膜制成的第一膜厚度部 分的上部以及位于漏电极DE相对于第一膜厚度部分的一侧上并由绝缘膜IF1和绝缘膜IF2 的层叠膜制成的第二膜厚度部分的上部。
[0119] 随后，如图14中所示，从将在下文说明的源电极SE和漏电极DE的形成区域移除 绝缘膜IF1。通过采用光刻和蚀刻来图案化绝缘膜IF1，暴露源电极SE和漏电极DE的形成 区中的势垒层BA。或者，可在形成将在下文说明的接触孔C1时执行绝缘膜IF1的这种移 除。
[0120] 随后，如图15中所示，绝缘层IL1形成在栅电极GE上。对于绝缘层IL1来说，例 如在栅电极GE，绝缘膜IF1以及势垒层BA上采用CVD等形成氧化硅膜。随后，通过采用光 刻和蚀刻在绝缘层IL1中形成接触孔C1。该接触孔C1配置在栅电极GE两侧上的势垒层 BA上。
[0121] 随后，如图16中所示，欧姆层（未图示）形成在包括接触孔C1内部的绝缘膜IL1 上。例如，通过采用蒸发沉积等，由钛（Ti)膜和位于其上的铝（A1)膜制成的层叠膜（其也 称为"Al/Ti膜"）都被沉积在包括接触孔C1内部的绝缘层IL1上。而且，例如，通过采用 溅射等，在Al/Ti膜上沉积由钛（Ti)膜和位于其上的氮化钛膜（TiN)制成的层叠膜（其也 称为"TiN/Ti膜")。因此，形成由钛（Ti)膜，铝（A1)膜，钛（Ti)膜以及氮化钛膜（TiN)制 成的层叠膜（其也可以称为"TiN/Ti/Al/Ti膜"）。随后，例如在550°C执行热处理约30分 钟。通过这种热处理，在TiN/Ti/Al/Ti膜和GaN基半导体（未图示的欧姆层）之间的界面 处的接触变成欧姆接触。随后，通过采用溅射等将铝合金膜沉积在TiN/Ti/Al/Ti膜（未图 示的欧姆层）上。对于铝合金来说，例如可采用A1和Si的合金（Al-Si)，A1和Cu(铜）的 合金（Al-Cu)，Al、Si和Cu的合金（Al-Si-Cu)。随后，使用光刻和蚀刻图案化TiN/Ti/Al/ Ti膜和铝合金膜以经由欧姆层（未图示）在接触孔Cl中分别形成源电极SE和漏电极DE。
[0122] 随后，绝缘层（其也可以被称为"覆盖膜"或"表面保护膜"）IL2形成在绝缘层IL1 上以及也形成在源电极和漏电极DE上。对于绝缘层IL2来说，例如通过采用CVD等将氮氧 化硅（SiON)膜沉积在绝缘层IL1上以及源电极SE和漏电极DE上。
[0123] 通过上述步骤，能够制成如图1中所示的半导体器件。上述步骤仅为示例性的且 本实施例的半导体器件可通过上述步骤之外的步骤来制造。
[0124] 根据本实施例，使由绝缘膜IF1和绝缘膜IF2制成的栅绝缘膜GI的绝缘膜IF1从 漏电极DE -侧上的沟槽T的端部退后距离Ld，而且，绝缘膜IF2配置在包括沟槽T的内部 的绝缘膜IF1上，以便场板电极FP下的栅绝缘膜GI能够具有阶梯结构（两级结构）。换言 之，场板电极FP下具有由绝缘膜IF2的单层膜制成的第一部分以及位于漏电极DE相对于 第一部分的一侧上并由绝缘膜IF1和绝缘膜IF2的层叠膜制成的第二部分。
[0125] 在这种结构中，如上所述，漏电极DE-侧上的沟槽T的端部处的栅绝缘膜GI的膜 厚度减小（至膜厚度T1)，以便在漏电极DE -侧底部以及其中将要形成沟道C的沟槽T的 侧表面处使栅极调制变得有效。这意味着这种结构有助于沟道C的形成。因此，能够减小 沿漏电极DE -侧上的沟槽T的侧表面产生的沟道电阻Rad。
[0126] 因为提供了第一部分和第二部分，因此场板电极FP下的电场聚集位置被分散为 将在下文详细说明的两个位置（参考图18)。这种分散致使电场聚集的缓和以及栅击穿电 压的提升。而且，这使得能够减小场板电极FP的长度，因此减小栅电极GE和漏电极DE之 间的距离。因此能够获得小型化或高集成的半导体器件。
[0127] 图17是示意性示出比较例的半导体器件的构造的截面图。图18是示意性示出本 实施例的半导体器件在其栅电极附近的构造的截面图。
[0128] 在图17中所示的比较例的半导体器件中，没有使沟槽T 一侧上的绝缘膜IF1的端 部退后至漏电极DE -侧且绝缘膜IF1延伸至沟槽T的侧壁。在这种情况下，漏电极DE - 侧上的沟槽T的端部处的绝缘膜的厚度是对应于绝缘膜IF1和绝缘膜IF2的膜厚度之和的 膜厚度（T2)。这意味着本示例的绝缘膜厚度于（Τ2ΧΓ1)图18中所示的本实施例的半导体 器件的绝缘膜。
[0129] 在图17中所示的比较例的半导体器件中，会增大沿漏电极DE-侧上的沟槽T的 侧表面产生的沟道电阻Rad。在半导体器件的操作过程中，沿漏电极DE-侧上的沟槽T的 侧表面形成的沟道C受通过漏电极DE偏置的大的正漏电极的影响而显示出正电势。但是， 如上所述，当漏电极DE-侧上的沟槽T的端部处的绝缘膜的膜厚度（T2)较大时，栅电极GE 的场板电极FP和势垒层BA (半导体区，氮化物半导体区）之间的距离增大且漏电极DE - 侧上的沟槽T的端部处的沟道C不充分受到栅电极的调制。因此漏电极DE-侧上的沟槽 T的端部处的沟道C具有有效地高阈值Vth，从而不可避免地致使导通电阻的增大。
[0130] 而且，由沟道变窄而致使导通电阻的增大。这意味着在作为势垒层BA的AlGaN层 的表面上（参考图17)产生负极化电荷（e)。但是，用作绝缘膜IF1的氮化硅膜（SiN膜）不 能充分补偿极化电荷（e)(参考非专利文献3等）。特别地，采用热CVD或等离子体CVD (等 离子体增强CVD)形成的氮化硅膜（SiN膜）往往具有富Si膜成分。通过本发明人的调查 研究已经揭示富Si氮化硅膜对于补偿AlGaN层的表面上的负极化电荷（e)不太有效。
[0131] 因此，在其中漏电极DE -侧上的沟槽T的端部处的沟道部由采用热CVD或等离子 体CVD形成的富Si氮化硅膜覆盖的结构中，由于没有补偿而残留的负极化电荷（e)的影 响,沟道变窄可能发生在漏电极DE-侧上的沟槽T的端部处的沟道C处。这种沟道变窄致 使进一步增大半导体器件的导通电阻。
[0132] 通过利用由GaN制成的盖层覆盖作为势垒层BA的AlGaN层的表面，势垒层BA (半 导体区，氮化物半导体区）的最上表面上的极化电荷（e)能够从负性变成正性。由于沟道 变窄造成的导通电阻增大的问题能够通过上述方法得以克服。但是，在采用由GaN制成的 盖层的结构中，由于由GaN制成的盖层和由AlGaN层制成的势垒层BA之间界面处的负极化 电荷的影响，很重要的沟道C的片电荷密度Ns会在由AlGaN层制成的势垒层BA和由GaN 制成的沟道层CH之间的界面处不可避免地减小。因此即使通过采用由GaN制成的盖层也 难以抑制导通电阻的增大。
[0133] 在图17中所示的比较例的半导体器件中，在半导体器件的操作过程中，在漏电极 DE -侧上的栅电极GE的场板电极FP的端部（点P2)处发生电场聚集。因此击穿可能发生 在直接位于漏电极DE-侧上的场板电极FP的端部（点P2)下的势垒层BA(半导体区，氮 化物半导体区）中。
[0134] 另一方面，在本实施例的半导体器件中（图18)，使沟槽T 一侧上的绝缘膜IF1的 端部退后至漏电极DE的侧面，以便绝缘膜的膜厚度（T1)在漏电极DE-侧上的沟槽T的端 部减小。这就减小了栅电极GE的场板电极FP和半导体区（氮化物半导体区）之间的距离， 并增大了漏电极DE -侧上的沟槽T的端部处的沟道部的依靠栅电压的调制。这使得能够 减小漏电极DE -侧上的沟槽T的端部处的沟道部的阈值Vth且由此减小导通电阻。
[0135] 而且，因为使不能充分补偿作为势垒层BA的AlGaN层的表面上的负极化电荷（e) 的绝缘膜IF1 (氮化硅膜，SiN膜）退后，因此绝缘膜IF2和用作势垒层BA的AlGaN层在漏 电极DE -侧上的沟槽T的端部处彼此接触。特别地，通过选择比绝缘膜IF1 (氮化硅膜， SiN膜）更有效补偿负极化电荷（e)的绝缘膜材料作为绝缘膜IF2,能够抑制沟道变窄。当 氧化铝用作绝缘膜IF2时，其能够补偿氧化铝和AlGaN层之间的界面处的负极化电荷（e)， 因为其比氮化硅膜（例如参考非专利文献4)更有效补偿AlGaN层的表面上的负极化电荷 (e)。因此能抑制漏电极DE-侧上的沟槽T的端部处的沟道部的沟道变窄的产生，且由此 减小导通电阻。
[0136] 在本实施例（图18)的半导体器件中，使沟槽T 一侧上的绝缘膜IF1的端部退后 至漏电极DE -侧且位于场板电极FP下的栅绝缘膜GI具备阶梯结构（两级结构），因此缓 和了电场聚集。具体来说，如图18中所示，在半导体器件的操作过程中，电场聚集被分散为 两个位置，即沟槽T 一侧上的绝缘膜IF1的端部（点P1)以及漏电极DE -侧上的栅电极GE 的场板电极FP的端部（点P2)。沟槽T 一侧上的绝缘膜IF1的端部（点P1)是第一膜厚度 部分和第二膜厚度部分之间的边界。由于将电场聚集位置分散成两点，因此缓和了电场聚 集且增大了栅击穿电压（还可参考第二实施例的图36)。此外，能够减小栅电极GE的场板 电极FP的长度或栅电极GE和漏电极DE之间的距离。因此，能够获得小型化或高集成的半 导体器件。
[0137] 以下将说明本实施例的变型例。
[0138] (变型例1)
[0139] 在上述实施例中，使沟槽T 一侧上的绝缘膜IF1的端部仅退后至漏电极DE-侧。 或者，可使漏电极DE-侧上以及源电极SE -侧上的、沟槽T 一侧上的绝缘膜IF1的端部退 后。图19是示意性示出本实施例的半导体器件的变型例1的构造的截面图。
[0140] 如图19中所示，使漏电极DE -侧上的绝缘膜IF1的端部从沟槽T的端部向漏电 极DE -侧退后了退后量Ld，且进一步使源电极SE -侧上的绝缘膜IF1的端部从沟槽T的 端部向源电极SE -侧退后了退后量Ls。在这种情况下，即使在沟槽T的端部和源电极SE 之间，位于栅电极GE下的栅绝缘膜GI也具有阶梯结构（两级结构）。另一构造类似于上述 实施例的构造，因此省略其说明。在制造方法中，通过使开口区0A1的形成区比开口区0A2 相对于源电极SE -侧宽出距离Ls且相对于漏电极DE -侧宽出距离Ld来形成开口区0A1 的形成区。以这种方式，形成大于开口区0A2的开口区0A1。形成在开口区0A1中具有开口 部的掩模绝缘膜IFM，并利用该膜作为掩模来蚀刻绝缘膜IF1。其他步骤类似于上述实施例 的步骤，因此省略其说明。
[0141] (变型例2)
[0142] 在上述实施例中，使沟槽T的侧壁基本上垂直于（斜角Θ = 90° )势垒层BA或 沟道层CH的表面，但是沟槽T的侧壁可以是锥形。图20是示意性示出本实施例的半导体 器件的变型例2的构造的截面图。
[0143] 如图20中所示，在本示例中，沟槽T的侧表面（侧壁）和沟槽T的底表面的延伸 部之间的角度（其也可以被称为"锥角Θ "）小于90°。换言之，沟槽T的侧表面（侧壁） 和（111)面之间的角度小于90°。其他构造类似于上述实施例的构造，因此省略其说明。 在制造方法中，调节用于沟槽T的形成的蚀刻条件，以便倾斜沟槽T的侧壁。例如，在其中 各向同性蚀刻气体成分超过各向异性蚀刻气体成分的条件下执行蚀刻。其他步骤类似于上 述实施例的步骤，因此省略其说明。
[0144] (第二实施例）
[0145] 在第一实施例的变型例1中，使漏电极DE -侧上以及源电极SE -侧上的、沟槽T 一侧上的绝缘膜IF1的端部退后，而在变型例2中，倾斜沟槽T的侧壁。还能倾斜沟槽T的 侧壁，同时使漏电极DE -侧上以及源电极SE -侧上的、沟槽T 一侧上的绝缘膜IF1的端部 退后。图21是示意性示出本实施例的半导体器件的构造的截面图。
[0146] [结构说明]
[0147] 如图21中所示，在本实施例的半导体器件中，使漏电极DE-侧上的沟槽T 一侧上 的绝缘膜IF1的端部相对于漏电极DE -侧退后了退后量Ld，且使源电极SE -侧上的沟槽 T 一侧上的绝缘膜IF1的端部相对于源电极SE -侧退后了退后量Ls。而且，沟槽T的侧表 面（侧壁）和沟槽T的底表面的延伸部之间的角度Θ被设定为小于90°。其他构造类似 于第一实施例的构造，因此省略其说明。
[0148] [制造方法说明]
[0149] 以下参考图22至30,将说明本实施例的半导体器件的制造方法，且同时将更清楚 这种半导体器件的构造。图22至30是示出本实施例的半导体器件的制造步骤的截面图。 将省略类似于第一实施例的步骤的详细说明。
[0150] 类似于第一实施例，成核层NUC，应变缓和层STR，缓冲层BU，沟道层CH以及势垒层 BA的层叠体形成在衬底S上（参考图2)。
[0151] 随后，如图22中所示，在势垒层BA上形成作为覆盖膜的绝缘膜IF1。对于绝缘膜 IF1来说，例如，采用CVD等方法沉积具有约900埃的膜厚度的氮化硅膜。随后，通过采用 CVD等方法在绝缘膜IF1上沉积具有约900埃厚度的氧化硅膜作为掩模绝缘膜IFM。
[0152] 随后，如图23中所示，采用光刻形成光刻胶膜PR1，光刻胶膜PR1在开口区0A1中 具有开口部。开口的宽度例如约为1.8μπι。随后，如图24中所示，利用光刻胶膜PR1作为 掩模，蚀刻掩模绝缘膜IFM。对于氧化硅膜的蚀刻气体来说，例如，能够使用诸如C4H8的烃 气。随后，采用等离子剥离处理等来移除光刻胶膜PR1。因此，如图25中所示，在开口区0A1 中具有开口部的掩模绝缘膜IFM形成在绝缘膜IF1上。
[0153] 随后，如图26中所示，采用光刻形成光刻胶膜PR2,光刻胶膜PR2在位于开口区 0A1内部的开口区0A2中具有开口部。例如，开口区0A2基本上位于开口区0A1的中心部 且其具有约lym的开口宽度。随后，如图27中所示，利用光刻胶膜PR2作为掩模，蚀刻绝 缘膜IF1。对于氮化硅膜的蚀刻气体来说，例如能够采用诸如SF 6或CF4的氟基气体。因为 位于其下的势垒层BA(AlGaN层）几乎不被氟基气体蚀刻，因此氟基气体适于作为绝缘膜 IF1 (氮化硅膜）的蚀刻气体。随后，采用等离子体剥离处理等移除光刻胶膜PR2。因此，如 图28中所示，在势垒层BA上形成在开口区0A2中具有开口部的绝缘膜IF1。而且，在该绝 缘膜IF1上，配置使得从开口区0A2的两端退后且在开口区0A1中具有开口部的掩模绝缘 膜IFM。绝缘膜IF1变成栅绝缘膜GI的一部分。而绝缘膜IFM在将在下文说明的用于使绝 缘膜IF1从沟槽T的端部退后的蚀刻过程中变成掩模。
[0154] 随后，如图29中所示，利用绝缘膜IFM和绝缘膜IF1作为掩模，蚀刻势垒层BA和 沟道层CH以形成贯穿绝缘膜IF1和势垒层B并到达沟道层CH内部的沟槽T。对于蚀刻气 体来说，例如能够采用诸如BC1 3的氯基气体。沟槽T的深度，即从势垒层BA的表面至沟槽 T的底表面的距离，例如约为300埃。通过采用使用BC13的常规干法蚀刻，能够将沟槽T的 侧壁和沟槽T的底表面的延伸部之间的角度（锥角Θ )调整为约60至80°。利用BC13， 从绝缘膜IFM的表面和绝缘膜IF1的暴露部分蚀刻预定厚度。绝缘膜IFM的剩余厚度例如 约为600埃且绝缘膜IF1的暴露部分的剩余厚度例如约600埃。
[0155] 随后，从绝缘膜IFM的表面以及绝缘膜IF1的暴露部分回蚀预定膜厚度以移除绝 缘膜IFM并留下绝缘膜IF1。位于暴露部分的绝缘膜IF1的剩余膜厚度例如约为80nm。因 此，沟槽T 一侧上的绝缘膜IF1的一个端部在一个方向上（图30中右方向）退后了退后量 Ld且沟槽T 一侧上的绝缘膜IF1的另一端部在另一方向上（图30中左方向）退后了退后 量Ls。术语"一个方向"是指将在下文说明的漏电极DE -侧上的方向，且术语"另一方向" 是指将在下文说明的源电极SE -侧上的方向。退后量Ld和Ls都优选等于或大于绝缘膜 IF2的膜厚度，更具体地，为0. 2μηι以上。退后量Ld和Ls可设定为相同值。该回蚀之后可 以是用于恢复蚀刻损伤的热处理（退火）。
[0156] 随后，类似于第一实施例，形成绝缘膜IF2,栅电极GE，源电极SE，漏电极DE等等 (参考图21)。
[0157] 具体来说,绝缘膜IF2形成在绝缘膜IF1上且还形成在沟槽T中以及势鱼层BA的 暴露部分上。对于绝缘膜（栅绝缘膜）IF2来说，例如采用ALD等方法沉积具有约100nm厚 度的氧化铝。
[0158] 随后，栅电极GE形成绝缘膜IF2上。例如，在栅绝缘膜GI上，例如通过采用溅射 等方法沉积TiN膜作为导电膜。随后，采用光刻和蚀刻图案化TiN膜以形成栅电极GE。
[0159] 在该图案化时，图案化栅电极GE以在一个方向上（右侧，图21中的漏电极DE - 侦U具有突出部。换言之，执行图案化以便提供场板电极FP作为栅电极GE-部分。这意 味着配置场板电极FP以便借助其覆盖由绝缘膜IF2的单层膜制成的第一部分以及位于漏 电极DE相对于第一部分的一侧上并由绝缘膜IF1和绝缘膜IF2的层叠膜制成的第二部分。
[0160] 随后，从将在下文说明的源电极SE和漏电极DE的相应形成区域移除绝缘膜IF1。 随后，绝缘层（未图示）形成在栅电极GE上且通过采用光刻和蚀刻在该绝缘层中形成接触 孔。随后，欧姆层（未图示）形成在包括接触孔内部的绝缘层上。例如，形成A1合金/Ti 膜（欧姆层，未图示），之后通过采用溅射等方法在其上沉积铝膜。随后，采用光刻和蚀刻图 案化A1合金/Ti膜以及铝膜，从而经由欧姆层（未图示）形成源电极SE和漏电极DE。
[0161] 随后，例如，通过采用CVD等方法在源电极SE和漏电极DE上沉积氮氧化硅（SiON) 膜，从而形成绝缘层（未图示）。
[0162] 能够通过上述步骤制造图21中所示的半导体器件。
[0163] 在本实施例中，类似于第一实施例，使沟槽T 一侧上的绝缘膜IF1的端部退后至漏 电极DE -侧。这使得能够减小漏电极DE -侧上的沟槽T的端部处的沟道部的阈值Vth，且 由此减小导通电阻。而且，这使得能够抑制漏电极DE-侧上的沟槽T的端部处的沟道部处 的沟道变窄的形成，且由此减小导通电阻。而且，在半导体器件的操作过程中，电场聚集位 置被分成两个位置，即沟槽T 一侧上的绝缘膜IF1的端部（点P1)以及漏电极DE -侧上的 栅电极GE的场板电极FP的端部（点P2)，致使电场聚集的缓和以及栅击穿电压的提高（参 考图21和18)。
[0164] 在上述步骤中，掩模绝缘膜IFM用于使沟槽T 一侧上的绝缘膜IF1的端部退后至 漏电极DE -侧，但是可通过调整绝缘膜IF1相对于势垒层BA以及沟道层CH的蚀刻选择性 并利用沟槽T形成过程中从沟槽T 一侧上的绝缘膜IF1的端部的膜损耗（退后）来确保退 后量Ld和Ls。图31和32是示出本实施例的半导体器件的其他制造步骤的截面图。
[0165] 如图31中所示，在势垒层BA上形成作为覆盖膜的绝缘膜IF1。随后，通过采用光 刻和蚀刻在绝缘膜IF1的开口区0A1中形成开口部。随后，利用该绝缘膜IF1作为掩模，蚀 刻势垒层BA和沟道层CH。通过调整蚀刻条件，采用绝缘膜IF1的膜损耗，且从绝缘膜IF1 的表面以及还从沟槽T的侧壁蚀刻掉绝缘膜IF1的预定厚度。这使得能够使绝缘膜IF1从 沟槽T的侧壁退后。在这种情况下，例如，能够将退后量Ld和Ls控制在5nm至0. 1 μ m的 范围内。
[0166] 为了以良好可控性确保大的退后量Ld和Ls，例如确保退后量（Ld和Ls)等于或大 于绝缘膜IF2的厚度或等于或大于0. 2 μ m，采用掩模绝缘膜FM的上述步骤是优选的。
[0167] 上述步骤仅为示例性的，且本实施例的半导体器件可采用除上述步骤之外的的步 骤来制造。
[0168] (评估结果）
[0169] 以下将说明本实施例的半导体器件（图21)的各种特性（导通电阻，S值以及电场 强度）的评估结果。将退后量Ld和Ls设定为Ld?Ls。栅极长度（开口区0A2的宽度）， 场板电极长度以及栅电极GE和漏电极DE之间的距离分别被设定为1 μ m，2 μ m以及10 μ m。
[0170] 图33是示出半导体器件的导通电阻和退后量之间关系的曲线图。沿纵坐标绘制 导通电阻R〇n[ Ωπιπι]，而沿横坐标绘制退后量Ld[ μ m]。导通电阻Ron是沿沟槽T的底表面 产生的沟道电阻Rch，沿源电极SE-侧上的沟槽T的侧表面产生的沟道电阻Ras以及沿漏 电极DE -侧上的沟槽T的侧表面产生的沟道电阻Rad之和（Ron = Rch+Ras+Rad)。对于偏 置条件来说，分别将漏电压Vd和栅电压Vg设定为0. IV和10V。而且，作为绝缘膜IF2的 氧化铝的厚度，绝缘膜IF1的剩余厚度，沟槽T的深度以及锥角分别被设定为100nm，60nm， 40nm以及约90°。
[0171] 在上述条件下的半导体器件中，如图33中所示，导通电阻Ron随退后量Ld的增大 而减小。例如，即使在退后量Ld约为0.02 μ m时也能观察到导通电阻Ron的减小。其揭示 了在约0. 1 μ m的退后量Ld时，导通电阻Ron显示出充分降低；且在0. 2 μ m以上的退后量 Ld时，导通电阻Ron几乎变成恒量，其几乎与整个绝缘膜IF1被移除（Ld :至…）时的量相 同。
[0172] 随后，研究在设定为0(没有退后）退后量Ld时的半导体器件以及在设定为 〇.2μπι的退后量Ld时的半导体器件中每一个的导通电阻Ron和锥角θ[° ]之间的关系。 图34是示出各个半导体器件的导通电阻和锥角之间关系的曲线图。沿纵坐标绘制导通电 阻Ron，而沿横坐标绘制锥角θ[° ]。
[0173] 当退后量是0(没有退后）时，导通电阻随锥角Θ的增大而增大。已经揭示即使 在退后量是〇.2μπι时，导通电阻Ron也随锥角Θ的增大而增大，但是增大速度小于上述情 况。还揭示了在从50至90°的范围内的锥角下，在使绝缘膜IF1从沟槽T 一侧上的端部退 后时，与没有使绝缘膜退后的情况相比，导通电阻Ron会减小。特别地，已经揭示即使在将 锥角Θ在常规蚀刻条件下调整为70至80°时，也能够在使绝缘膜IF1从沟槽T 一侧上的 端部退后时的导通电阻Ron小于没有使绝缘膜退后时的导通电阻Ron，且导通电阻能够降 至没有使绝缘膜退后时的导通电阻的约40至30%。
[0174] 如上所述，当氧化铝用作绝缘膜（栅绝缘膜）IF2时，非常有效地补偿作为势垒层 BA的AlGaN层的表面的负极化电荷（e)，因此能够减少氧化铝和AlGaN之间界面处的负极 化电荷（e)。因此，能够抑制漏电极DE -侧上的沟槽T的端部处的沟道部中的沟道变窄。
[0175] 因此，通过使绝缘膜IF1从沟槽T 一侧上的端部退后，能够实现两个效果。效果1 能够缩短栅电极GE的场板电极FP和势垒层BA (半导体区，氮化物半导体区）之间的距离， 且由此减小导通电阻。通过氧化铝产生补偿负极化电荷（e)的效果2。因此能够证实图34 中所示的抑制导通电阻的效果。
[0176] 以下，分别关于具有设定为0 (没有退后）的退后量Ld以及设定为0. 2 μ m的退后 量Ld的半导体器件，研究S值和锥角θ[° ]之间的关系。图35是示出半导体器件的S值 和锥角之间关系的曲线图。沿纵坐标绘制S值[mV/dec.]，而沿横坐标绘制锥角Θ [° ]。S 值[mV/dec.]是显示从开状态至关状态的过渡的敏锐度的值（亚阈值摆动）。在常规应用 中该S值优选较小。作为在施加0. IV的漏电压Vd的同时扫描栅电压Vg的结果，在漏电流 1(1从1\10_5(巧-5)至1\10_ 6(巧-6)[六/臟]时定义5值。
[0177] 当退后量Ld是0(没有退后）时，S值随锥角Θ的增大而增大。当退后量Ld是 0.2μπι时，即使锥角Θ增大，也基本上不能使S值产生改变。因此已经揭示S值和锥角Θ 几乎没有依赖性。
[0178] 因此已经揭示采用其中使绝缘膜IF1从沟槽Τ 一侧上的端部退后的半导体器件的 构造致使导通电阻大幅减小，且进一步大幅提高S值，推断这是由于上述效果1和效果2而 发生的。
[0179] 以下，关于在上述条件下分别具有0 (没有退后）退后量Ld，具有0. 2 μ m的退后量 Ld，以及不具有场板电极FP的半导体器件，研究从源电极SE-侧上的沟槽T的底表面的端 部至漏电极DE的方向以相同的深度延伸的区域（位置）中的电场强度分布。图36是示出 分别具有0退后量Ld，具有0. 2 μ m的退后量Ld，以及不具有场板电极FP的半导体器件的 电场强度分布的曲线图。
[0180] 沿纵坐标绘制电场强度[V/cm]，而沿横坐标绘制漏电极DE的方向上从源电极SE 一侧上的沟槽T的底表面的端部以相同深度延伸的区域（位置）在横向上的距离[μ m]。 电场强度在100V的漏电压Vd的情况下处于关状态（栅电压Vg = OV)且利用二维器件仿 真进行确定。而且，将栅极长度（开口区0Α2的宽度）设定为2μπι，场板电极的长度设定为 3 μ m，且栅电极GE和漏电极DE之间的距离设定为10 μ m。而且，作为绝缘膜IF2的氧化铝 的膜厚度设定为l〇〇nm，绝缘膜IF1的剩余厚度设定为60nm，沟槽T的深度设定为40nm，且 沟槽T的侧壁和沟槽T的底表面的延伸之间的角度（锥角Θ)设定为约90°。
[0181] 图36示出三个半导体器件，S卩⑴不具有场板电极FP的半导体器件（基本结构， 参考）；⑵具有0退后量Ld的半导体器件，更具体地，如图17中所示的比较例的半导体器 件（具有一级FP结构的半导体器件）；以及（3)具有1 μ m退后量的半导体器件，更具体地， 半导体器件（具有两级FP结构的半导体器件）中每一个的电场强度分布。图37是示意性 示出不具有场板电极FP的半导体器件（1)的构造的截面图。在图37中所示的半导体器件 中，没有使沟槽T 一侧上的绝缘膜IF1的端部退后至漏电极DE-侧，且还没提供从漏电极 DE -侧上的沟槽T的端部向漏电极DE -侧延伸的场板电极FP。
[0182] 如图36中显而易见的，不具有场板电极FP的半导体器件（基础结构，参考）（1) 显示出漏电极DE -侧上的栅电极GE的端部上电场的高度聚集。因此该半导体器件容易在 端部击穿。
[0183] 与半导体器件（1)相比，在漏电极DE -侧上的栅电极GE的端部具有0退后量 Ld(-级FP结构）的半导体器件（2)的电场聚集被显著缓和。但是在漏电极DE -侧上的 场板电极FP的端部处观察到相对高的电场聚集。因此该半导体器件容易在漏电极DE-侧 上的场板电极FP的端部处击穿。而且在实际半导体器件的击穿电压的评估中，在漏电极DE 一侧上的场板电极FP的端部处观察到击穿电压的退化。
[0184] 另一方面，在具有1 μ m退后量Ld的半导体器件（3)中，电场聚集被分散至两个位 置，即，沟槽T 一侧上的绝缘膜IF1的端部（上述点P1)以及漏电极DE -侧上的栅电极GE 的场板电极FP的端部（上述点P2)(参考图18)。与半导体器件⑵相比，漏电极DE-侧 上的场板电极FP的端部处的电场聚集被显著缓和。而且与半导体器件（2)相比，漏电极DE 一侧上的栅电极GE的端部处的电场聚集也被缓和。当施加100V的漏电压Vd时，最大电场 强度甚至也能够被抑制到约8.0E+05(8X 105)[V/cm]的水平。这些结果显示在从源电极SE 一侧上的沟槽T的底表面的端部至漏电极DE-侧上的场板电极FP的端部的区域中，能够 观察到电场聚集的总体缓和。由于这种缓和，由此获得的半导体器件具有改善的关状态击 穿电压特性。
[0185] 根据本实施例的半导体器件（具有两级FP结构的半导体器件），如上所述，场板电 极FP下的电场聚集被缓和且提高了栅击穿电压。而且，能够缩短场板电极FP的长度，且因 此能够缩短栅电极GE和漏电极DE之间的距离。这使得能够提供小型化且高集成的器件。
[0186] 在第一实施例和第二实施例中，详细说明的是通过抑制漏电极DE -侧上的沟槽T 的端部处的沟道C具有有效地高阈值Vth而减小导通电阻。也能提高阈值Vth，例如设定 为Vth > 2V且由此稳定常关特性。例如，通过采用AlGaN层作为缓冲层BU并利用沟道层 CH(GaN层）和缓冲层BU(AlGaN层）之间的界面（GaN/AlGaN)处的负极化电荷来提升导带 下端的电势，可以提商阈值Vth并进一步稳定常关特性。
[0187] (第三实施例）
[0188] 在本实施例中，将说明进一步通过在沟道区中形成包含杂质的半导体区来提高阈 值Vth和稳定常关特性的示例。图38是示意性示出本实施例的半导体器件的构造的截面 图。
[0189] [结构说明]
[0190] 在本实施例的半导体器件中，如图38中所示，沟槽T在其底表面，S卩，将要形成沟 道的区域中，具有包含杂质的半导体区DS。其他构造类似于第二实施例（图21)的构造， 因此省略其详细说明。具体来说，在本实施例的半导体器件中，使漏电极DE-侧上的沟槽 T的一侧上的绝缘膜IF1的端部向漏电极DE -侧退后了退后量Ld，而且，使源电极SE -侧 上的沟槽T的一侧上的绝缘膜IF1的端部向源电极SE-侧退后了退后量Ls。此外，沟槽T 的侧表面（侧壁）和沟槽T的底表面的延伸之间的角度小于90°。
[0191] [制造方法说明]
[0192] 以下，参考图39至45,将说明本实施例的半导体器件的制造方法，且同时将更清 楚示出半导体器件的构造。图39至45是示出本实施例的半导体器件的制造步骤的截面图。 将省略类似于第一实施例或第二实施例的步骤的详细说明。
[0193] 首先，类似于第一实施例，在衬底S上形成成核层NUC，应变缓和层STR，缓冲层BU， 沟道层CH以及势垒层BA的层叠体（参考图2)。
[0194] 随后，如图39中所示，在势垒层BA上形成作为覆盖膜的绝缘膜IF1。具体来说，对 于绝缘膜IF1来说，例如通过采用CVD等方法沉积具有约900埃厚度的氮化硅膜。随后，类 似于第二实施例，在开口区0A2中形成绝缘膜IF1的开口部。随后蚀刻开口区0A2中的势 垒层BA和沟道层CH以形成沟槽T。该沟槽T的侧壁和沟槽T的底表面的延伸之间的角度 (锥角Θ)小于90°。随后蚀刻开口区0A1中的绝缘膜IF1以使绝缘膜IF1的端部退后。 开口区0A2位于开口区0A1的大致中心部。
[0195] 随后，如图40中所示，采用光刻形成在开口区0A3中具有开口部的光刻胶膜PR3。 开口区0A3位于开口区0A2的大致中心部。
[0196] 随后，如图41中所示，利用光刻胶膜PR3作为掩模，将杂质离子注入开口区0A3中 的沟道层CH中。因此，在沟槽T的底表面形成包含杂质的半导体区DS。
[0197] 这里，在lOKeV至15KeV的注入能量下，采用具有lE18/cm2(lX10 18/cm2)的浓度的 Mg(镁）作为杂质执行沟道层（GaN层）CH的离子注入。因此，能够形成包含p型杂质的半 导体区DS。或者，F(氟）可作为杂质而引入沟道层（外延层衬底）CH中。CF 4等离子体处 理有效用于作为杂质的氟（F)的注入。当样本暴露至CF4等离子体时，氟离子（Γ)引入沟 道层（外延衬底）CH中。更具体地，建议在反应离子蚀刻设备中以例如约135W的电力持续 约200秒的处理。但是在等离子体处理之后，优选执行在400°C下约10分钟的热处理，以便 恢复由于CF 4等离子体处理造成的表面损伤。在本示例中，使半导体区DS的底表面高度几 乎等于缓冲层BU的表面高度，但是仅需半导体区DS被配置在沟道的形成区中。半导体区 DS的底表面可高于沟道层CH的底表面，或半导体区DS的底表面可低于缓冲层BU的表面。 随后，如图42中所示，通过等离子体剥离处理等移除光刻胶膜PR3。
[0198] 随后，如图43中所示，覆盖膜（其也被称为"保护膜"）CF形成在包括沟槽T内部 的绝缘膜IF1上。对于覆盖膜CF来说，例如采用CVD等方法沉积氧化硅膜。随后，执行热 处理（退火）以便活化杂质（本示例中是Mg)。随后，通过蚀刻等移除覆盖膜CF。
[0199] 随后，如图44中所示，形成绝缘膜IF2和栅电极GE。绝缘膜IF2和栅电极GE能够 与第一实施例或第二实施例（参考图13)中采用的方式类似的方式形成。
[0200] 随后，如图45中所示，形成源电极SE和漏电极DE。源电极SE和漏电极DE能够与 第一实施例或第二实施例（参考图14至16)中采用的方式类似的方式形成。
[0201] 而且，在本实施例中，与第一实施例或第二实施例相同，使沟槽T 一侧上的绝缘膜 IF1的端部向漏电极DE -侧退后，由此能够减小导通电阻。此外，缓和了电场聚集并提高了 栅击穿电压（参考图21和18)。
[0202] 而且，因为包含p型杂质或氟（氟阴离子）的半导体区DS形成在沟槽T的底表 面，即沟道形成区中，因此这个区域的电势被拉高，使得其能够进一步提高阈值Vth并稳定 常关特性。
[0203] 上述步骤只是一个示例。可通过除上述步骤之外的步骤来制造本实施例的半导体 器件。
[0204] (第四实施例）
[0205] 虽然对上述第一至第三实施例中所示的半导体器件（晶体管）所应用到的电子装 置没有限制，但是其例如能够应用于图46中所示的电子装置。图46是示出本实施例的电 子装置的构造的电路图。
[0206] 图46中所示的电子装置22是将要用于车辆的电子装置，且其耦合至电源24和负 载26。电源24例如是车载电池。负载26例如是车载电子部件，例如将作为头灯或电动车 窗的电源或车辆的电源的电机。该电子装置22控制从电源24供应至负载26的电力。
[0207] 电子装置22具有半导体器件，其具有安装在电路板（例如印刷电路板）上的晶体 管210,半导体器件220,以及控制电路230。半导体器件220具有微型计算机并经由电路板 的布线耦合至晶体管210。半导体器件220经由控制电路230控制晶体管210。
[0208] 具体来说，半导体器件220将控制信号输入至控制电路230。随后，控制电路230 根据从半导体器件220输入的控制信号将信号输入至晶体管210的栅电极。以这种方式， 半导体器件220经由控制电路230控制晶体管210。控制该晶体管210,由此根据需要将来 自电源24的电力供应给负载26。
[0209] 例如，上述第一至第三实施例中的半导体器件（晶体管）能够应用至该电子装置 22的晶体管210。
[0210] 已经根据某些实施例具体说明了本发明人提出的本发明。本发明不限于上述实施 例，且毋容质疑，在不脱离本发明范围的情况下能够以各种方式对本发明进行改变。例如， 第三实施例的半导体区DS可应用至第一实施例（图1)的半导体器件。
【权利要求】
1. 一种半导体器件，包括： 形成在衬底上方的第一氮化物半导体层； 形成在所述第一氮化物半导体层的上方的第二氮化物半导体层，并且所述第二氮化物 半导体层的带隙宽于所述第一氮化物半导体层的带隙； 贯穿所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部的沟槽； 经由栅绝缘膜被配置在所述沟槽中的栅电极；以及 分别形成在所述栅电极两侧上的所述第二氮化物半导体层的上方的第一电极和第二 电极， 其中，所述栅绝缘膜具有第一部分和第二部分，所述第一部分从所述沟槽的端部延伸 至所述第一电极侧并且位于所述沟槽的端部侧上，所述第二部分相对于所述第一部分而位 于所述第一电极侧上，并且所述第二部分的膜厚度大于所述第一部分的膜厚度。
2. 根据权利要求1的半导体器件， 其中，所述第一部分具有被配置在所述第二氮化物半导体层上方的第一膜，以及 其中，所述第二部分具有被配置在所述第二氮化物半导体层上方的所述第一膜以及被 配置在所述第一膜上的第二膜。
3. 根据权利要求2的半导体器件， 其中，所述第二膜是包含氧化铝的膜。
4. 根据权利要求3的半导体器件， 其中，所述第一膜是包含氮化硅的膜。
5. 根据权利要求1的半导体器件， 其中，所述沟槽具有锥形侧壁。
6. 根据权利要求5的半导体器件， 其中，所述沟槽的侧表面与所述沟槽底表面的延伸之间的角度是90°以下。
7. 根据权利要求6的半导体器件， 其中，所述角度是70°以上但不大于90°。
8. 根据权利要求2的半导体器件， 其中，所述沟槽的端部与所述第一膜之间的距离等于或大于所述第二膜的厚度。
9. 根据权利要求8的半导体器件， 其中，所述沟槽的端部与所述第一膜之间的距离是〇.2μπι以上。
10. 根据权利要求2所述的半导体器件， 其中，所述沟槽的端部与所述第一膜之间的距离是5nm以上但不大于0. 1 μ m。
11. 一种半导体器件，包括： 形成在衬底上方的第一氮化物半导体层； 形成在所述第一氮化物半导体层的上方的第二氮化物半导体层，并且所述第二氮化物 半导体层的带隙宽于所述第一氮化物半导体层的带隙； 贯穿所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部的沟槽； 经由栅绝缘膜被配置在所述沟槽中的栅电极；以及 分别形成在所述栅电极两侧上的所述第二氮化物半导体层的上方的第一电极和第二 电极， 其中，所述栅绝缘膜具有第一膜和第二膜，所述第一膜被配置在所述沟槽两侧上的所 述第二氮化物半导体层的上方并且具有包括所述沟槽的形成区的开口区，所述第二膜被形 成在包括有所述开口区的所述第一膜的上方。
12. 根据权利要求11的半导体器件， 其中，所述第一膜从所述第一电极侧上的所述沟槽的端部退后。
13. 根据权利要求12的半导体器件， 其中，所述第一膜从所述第二电极侧上的所述沟槽的端部退后。
14. 根据权利要求11的半导体器件， 其中，所述第一膜是包含氮化硅的膜，以及 其中，所述第二膜是包含氧化铝的膜。
15. 根据权利要求11的半导体器件， 其中，所述沟槽具有锥形侧壁。
16. 根据权利要求12的半导体器件， 其中，所述沟槽的端部与所述第一膜的距离是〇. 2 μ m以上。
17. -种制造半导体器件的方法，包括以下各步骤： (a) 形成第一氮化物半导体层，在该第一氮化物半导体层上方形成第二氮化物半导体 层并且从而形成层叠体，所述第二氮化物半导体层的带隙宽于所述第一氮化物半导体层的 带隙； (b) 利用被配置在所述层叠体上方并且具有第一开口部的第一膜作为掩模，来蚀刻所 述层叠体，以形成贯穿所述第二氮化物半导体层并且到达所述第一氮化物半导体层的内部 的沟槽； (c) 使所述第一膜的端部从所述沟槽的端部退后； (d) 在步骤（c)之后，在包括所述沟槽内部的所述第一膜的上方形成第二膜，以及； (e) 在所述第二膜的上方形成栅电极。
18. 根据权利要求17的制造半导体器件的方法， 其中，步骤（b)包括以下子步骤： (bl)在所述层叠体的上方形成第一膜和第三膜的层叠膜，所述第一膜具有所述第一开 口部，所述第三膜形成在所述第一膜上并且使该第三膜从所述第一开口部的第一端退后； 以及 (b2)利用所述层叠膜作为掩模，来蚀刻所述层叠体，以形成所述沟槽，以及 其中，步骤（c)包括以下子步骤： (cl)利用所述第三膜作为掩模，来蚀刻所述第一膜；以及 (c2)移除所述第三膜。
19. 根据权利要求17的制造半导体器件的方法， 其中，所述第一膜是包含氮化硅的膜，以及 其中，所述第二膜是包含氧化铝的膜。
20. 根据权利要求18的制造半导体器件的方法， 其中，步骤（c)是使所述第一膜的端部从所述沟槽的端部退后〇.2μπι以上的步骤。
【文档编号】H01L29/778GK104218079SQ201410241729
【公开日】2014年12月17日 申请日期:2014年6月3日 优先权日:2013年6月3日
【发明者】井上隆, 中山达峰, 冈本康宏, 川口宏, 竹胁利至, 名仓延宏, 永井隆行, 三浦喜直, 宫本广信 申请人:瑞萨电子株式会社