结势垒肖特基二极管及其制造方法
【专利摘要】本发明公开了一种结势垒肖特基二极管及其制造方法，包括由N型半导体构成的有源区，所述有源区内设置有断点环形结构的P型掺杂区。本发明采用断点环形P型掺杂区，在充分利用耗尽层(反向阻断模式下)在三维方向的延伸能力的前提下，能够增加器件的电流有效导通面积。在有源区面积相等的情况下，本发明所提出的新型结构及分布能够改善器件的性能。在同等电流级别下，新型结构器件的芯片面积可以更小，这样可有效减小芯片面积，降低芯片成本。
【专利说明】结势垒肖特基二极管及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及半导体制造领域，尤其涉及一种结势垒肖特基(JBS) 二极管及其制造方法。
【背景技术】
[0002]随着电力电子和智能电网行业的发展，对大功率半导体器件的性能指标要求越来越闻。
[0003]结势垒肖特基二极管(Junction Barrier SBD, JBS)是一种利用反偏PN结的空间电荷区为肖特基势垒承受较高的反向偏压，而且避免肖特基势垒的降低以保持较低正向压降的复合结构型器件。JBS 二极管结合了 PiN 二极管和肖特基势垒SBD 二者的优势，具有小开启电压、低反向漏电流、高击穿电压和高开关速度等特性，因此在高压大功率领域具有广阔的应用前景。
[0004]图1为传统JBS 二极管的剖面图。JBS是在普通能量SBD的漂移区集成的多个梳状的P-N结栅。当器件零偏或正偏时，结栅相邻P区之间的电流通道需要保证不被夹断，从而允许由栅间电流通道流过的正向电流从阳极流到阴极；在反偏时，当器件的反向偏压超过一定电压时，相邻的P-N结栅耗尽区会开始交迭，进而造成耗尽层穿通。由于这一现象在沟道中会形成势垒，并使耗尽层向N+衬底扩展。因此，肖特基势垒受外加电压的影响被势垒所屏蔽，能够防止肖特基势垒降低的现象发生。
[0005]当JBS 二极管正向偏置时，其中的PN结也进入正偏状态，但SBD的开启电压比PN结低，正向电流将通过肖特基势垒接触而经由PN结之间的SBD通道，所以PN结的底部是电流的“死区”，这相当于在SBD的等效电路中增加了一个串联电阻。而且，“死区”越宽，则该串联电阻越大，“死区”的面积越大，则该串联电阻也越大，那么容易理解，在同等的有源区面积下，P型掺杂区的面积越大，就会导致整个器件的等效电路的电阻值也越大，相同电压所对应的电流更小。
[0006]目前有源区的P型掺杂区分布的主流结构包括条形分布结构。但这种分布都没有充分利用耗尽层(反向阻断模式下)在三维方向上延伸这一特性，(这二者主要是在平面二维方向上的延伸)，对JBS器件的正向性能产生影响。
[0007]因此，如何充分利用耗尽层在三维方向的延伸能力，进一步优化JBS 二极管性能，乃业界所致力的课题之一。
【发明内容】
[0008]本发明所要解决的技术问题之一是需要提供一种充分利用耗尽层在三维方向的延伸能力，性能优化的结势垒肖特基二极管。
[0009]为了解决上述技术问题，本发明提供了一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有断点环形结构的P型掺杂区。
[0010]在一个实施例中，结势垒肖特基二极管还包括结终端部分，所述结终端部分为场限环、结终端或场板。
[0011]根据本发明的另一方面，还提供了一种结势垒肖特基二极管的制造方法，包括:提供N型半导体衬底，在所述N型半导体衬底的第一表面上生成N型外延层；在所述N型外延层的设定区域上进行对准标记的制作、光刻图案化后，执行多次的离子注入形成断点环形结构的P型掺杂区；在设定区域的外缘区制作结终端；在所述N型半导体衬底的第二表面上形成阴极欧姆接触，在设定区域的上部形成阳极金属接触；在所述N型半导体衬底的第一表面上形成钝化层。
[0012]与现有技术相比，本发明的一个或多个实施例可以具有如下优点:
[0013]本发明采用断点环形P型掺杂区，在充分利用耗尽层(反向阻断模式下)在三维方向的延伸能力的前提下，能够增加器件的电流有效导通面积。在有源区面积相等的情况下，本发明所提出的新型结构及分布能够改善器件的性能。在同等电流级别下，新型结构器件的芯片面积可以更小，这样可有效减小芯片面积，降低芯片成本。
[0014]本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
【专利附图】
【附图说明】
[0015]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中:
[0016]图1是传统JBS 二极管结构的剖面示意图；
[0017]图2是根据本发明一实施例的JBS 二级管中P型掺杂区的局部分布图；
[0018]图3是根据本发明一实施例的JBS 二极管制造方法的流程示意图；
[0019]图4是根据本发明一示例的制造方法中“外延生长”步骤的示意图；
[0020]图5 (a)、(b)是根据本发明一示例的制造方法中“主结制造”步骤的示意图；
[0021]图6(a)、(b)是根据本发明一示例的制造方法中“JTE制作”步骤的示意图；
[0022]图7是根据本发明一示例的制造方法中“制作背面欧姆接触”步骤的示意图；
[0023]图8是根据本发明的一示例的制造方法所得到的JBS 二极管的结构示例图；
[0024]图9(a)?(d)分别是传统二极管的剖面图、JBS 二极管的剖面图、本发明实施例的JBS 二极管的P型掺杂分布和传统JBS 二极管的P型掺杂分布的空间电荷区的延伸特性示意图。
【具体实施方式】
[0025]为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明。
[0026]需要说明的是，本发明的研究者们发现:在有源区面积不变的前提下，P型掺杂区的面积越小，则电流导通面积越大，电流密度也越大。所以JBS 二极管中P型掺杂区域的面积会对JBS器件正向性能产生影响。
[0027]因而，本发明通过改善P型掺杂区的形状及分布，例如所设计的JBS 二极管采用断点环形的P型掺杂分布，进而实现对JBS器件有源区P型掺杂分布的改进。如下图9(c)所示，通过改进，能充分地利用空间电荷区延伸的三维特性(主要是在平面二维方向上的延伸)，在不降低反向特性的前提下，同时通过增大器件的电流有效导通面积，增大有源区电流密度，进一步优化器件性能。在同等电流级别下，本发明的JPS器件的芯片面积会更小。
[0028]在本发明中，所谓“电流有效导通面积”为当器件正向导通时，垂直电流方向的横截面中有正向电流通过的有效面积。“掺杂”是把杂质引入半导体材料的晶体结构中，以改变它的电学性能。杂质在半导体中能够接受电子而产生导电空穴，并形成负电中心，则称为P型杂质。P型掺杂则是将P型杂质引入半导体材料的晶体结构中，改变它的电学性能。
[0029]图2是根据本发明一实施例的JBS 二级管中P型掺杂区的局部分布图，该图不包含器件结终端结构。图中非阴影部分是JBS 二极管的N型外延层，阴影部分是在N型外延层上注入的P型掺杂区。如图2所示，该P型掺杂区为断点环形的P型掺杂区。
[0030]下面说明该JBS器件的工作原理。
[0031]当JBS 二极管正向偏置时，由于PN结的开启电压比肖特基结的开启电压高，器件中首先导通的是肖特基成份，即有源区中没有P型掺杂的N型外延层区域。也就是说，此时的电流有效导通面积，对应的是图中非阴影区域。在同等面积的有源区面积的条件下，断点环型P型掺杂分布的电流的导通面积明显大于现有结构的P性掺杂分布的电流的导通面积。当对器件所加的正向电压一样时，容易理解，电流的导通面积大意味着器件正向电流数值更大。在同等正向电流值下，电流的导通面积大则使器件正向压降更低。从器件性能来说，导通面积大的器件开启电压更低。
[0032]当JBS器件处于反向偏置的时候，在环形的断点处，由两端的P型掺杂注入区向外延伸的空间电荷区交迭。从而断点环形的P型掺杂布局既充分利用了空间电荷区对器件反向电流的阻断能力，又不会对器件的反向耐压性能产生影响。
[0033]另外，相邻的P-N结栅耗尽区在穿通后会形成空间电荷区，阻断反向电流。空间电荷区是由P型掺杂区在三维方向上向N型外延层延伸的。如图9(a)所示，一般器件(二极管)在阻断模式下的PN结的耗尽区只在一维方向上(z轴方向)延伸，而JBS器件的PN结耗尽区则是在三维方向上(17、2轴方向)延伸(参考图9(b))。因此如何利用耗尽区的延伸特性来设计有源区中P型掺杂的布局，对于优化器件性能是至关重要的。
[0034]在现有技术中，如图9(d)所示，关于有源区P型掺杂的分布设计都没有完全利用这一特性，使得现有的有源区P型掺杂的分布的空间电荷区只在y方向上延伸，因此在达到器件理想反向耐压的同时，没有进一步地优化器件性能。而本发明通过改进，如图9(c)所示，能充分地利用空间电荷区延伸的三维特性(主要是在平面二维方向上的延伸)，并且在不影响反向特性的前提下，同时通过增大器件的电流有效导通面积和有源区电流密度。
[0035]假设有源区面积为A，环形P型掺杂区宽度为W，间隔为S，中心处圆形P型掺杂区的直径为W。将断点处近似为长方形，则长方形的宽度为W，长方形的长度应小于S。将长方形的长度假设为S/2，所以断点环形P型掺杂分布相比于现有技术来说，电流的有效导通面积至少增加了 l/2*n*s*w，其中，η是环形的断点数。这意味着断点环形分布的器件电流有效导通面积更大。
[0036]需要说明的是，图2仅显示了 JBS 二极管有源区部分，未显示结终端等其他部分。JBS 二极管的结终端形式为多种多样，例如场限环、结终端和场板等等。
[0037]下面以采取JTE结构的JBS 二极管为例，详细说明本发明一实施例的JBS 二极管的主要工艺流程，具体可参考图3所示。
[0038]步骤S310，提供N型半导体衬底，在N型半导体衬底的上表面生成N型外延层。
[0039]具体地，对N+4H_SiC样片进行预处理，然后在衬底的上表面上生长N-外延层，如图4所示。
[0040]需要说明的是，不同的器件结构对SiC外延层的厚度和掺杂浓度有着不同的要求，对于SiC SBD来说，为了获得低反向漏电流和高击穿电压，需要一个低掺杂的N型外延层作为器件的有源区。本步骤可以采用非故意掺杂工艺在高掺杂N性4H-SiC衬底上生长了N-型外延层。
[0041]步骤S320，制作主结。在N型外延层的设定区域上进行对准标记的制作、光刻图案化之后，执行多次的离子注入来形成P+区。该步骤主要包括图5(a)所示的图形转移操作和图5(b)所示的离子注入操作。该步骤所形成的P型掺杂区为断点环形结构。
[0042]步骤S330，在设定区域的外延区域制作结终端扩展的JTE结构。该步骤也包括如图6(a)所示的图形转移操作和图6(b)所示的离子注入操作。
[0043]步骤S340，在N型半导体衬底的下表面上制作背面阴极欧姆接触。具体如图7所
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[0044]步骤S350，在设定区域的上方制作阳极金属接触。
[0045]步骤S360，在N型半导体的上表面上制作钝化层。
[0046]需要说明的是，半导体表面对于高电场是很敏感的，所以除了结终端技术外，我们还会设法处理表面以获得好的稳定的表面。这种处理称为表面钝化，包含清洗过程和随后的绝缘材料或有很高电阻率的材料的沉积。分为两种:①有机钝化层，比如聚酰亚胺；②无机钝化层，比如Si02。对于JBS 二极管器件来说，可以单独使用二者之一作为钝化层，也可以采用两种钝化方式。
[0047]最后，形成如图8所示的具有JTE结构的4H_SiC JBS 二级管的器件结构。
[0048]如图8所示，JBS 二极管结构包括N+衬底82、在该N+衬底82上形成了具有用作漂移区的N-外延层(漂移层)84、通过离子注入在N-外延层84的表面形成多个P+区域86和结终端JTE结构、与N-外延层84和P+区域86均接触且形成在N-外延层84表面上的低势垒肖特基接触88。接触88与N-外延层84的裸露部分形成肖特基结，在衬底82上形成阴极接触80。
[0049]综上所述，本发明实施例的JBS 二极管P型掺杂区为断点环形，既充分地利用了耗尽层在三维方向的延伸能力，又增加了碳化硅JBS 二极管器件的电流有效导通面积，提高器件的电流导通能力，从而可有效减小芯片面积，降低芯片成本。
[0050]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉该技术的人员在本发明所公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【权利要求】
1.一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有断点环形结构的P型掺杂区。
2.根据权利要求1所述的结势垒肖特基二极管，其特征在于，还包括结终端部分，所述结终端部分为场限环、结终端或场板。
3.一种结势垒肖特基二极管的制造方法，包括: 提供N型半导体衬底，在所述N型半导体衬底的第一表面上生成N型外延层； 在所述N型外延层的设定区域上进行对准标记的制作、光刻图案化后，执行多次的离子注入形成断点环形结构的P型掺杂区； 在设定区域的外缘区制作结终端； 在所述N型半导体衬底的第二表面上形成阴极欧姆接触，在设定区域的上部形成阳极金属接触； 在所述N型半导体衬底的第一表面上形成钝化层。
【文档编号】H01L29/872GK104009099SQ201410200502
【公开日】2014年8月27日 申请日期:2014年5月13日 优先权日:2014年5月13日
【发明者】李诚瞻, 刘可安, 吴煜东, 吴佳, 史晶晶, 杨勇雄 申请人:株洲南车时代电气股份有限公司