沟槽mosfet及其利记博彩app

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【专利摘要】公开了一种沟槽MOSFET及其制造方法。沟槽MOSFET包括：位于半导体衬底上的外延半导体层；从外延半导体层上方延伸进入其内部的沟槽；屏蔽导体，至少一部分位于沟槽的下部；中间绝缘层，位于屏蔽导体上方；栅极电介质，位于沟槽的上部侧壁；栅极导体，位于沟槽的上部，与屏蔽导体之间由中间绝缘层隔开；阱区，位于外延半导体层中，并且邻近沟槽；源区，位于阱区中，并且邻近沟槽；分别与源区、半导体衬底、栅极导体和屏蔽导体电连接的源极接触、漏极接触、栅极接触和屏蔽接触，其中，屏蔽导体与外延半导体层之间由绝缘叠层隔开，绝缘叠层包括至少一个氧化物层和至少一个氮化物层。沟槽MOSFET可以改善中间绝缘层的质量，从而提高击穿电压。
【专利说明】沟槽MOSFET及其利记博彩app
【技术领域】
[0001]本发明涉及地半导体技术，更具体地，涉及沟槽MOSFET及其制造方法。
【背景技术】
[0002]金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如在功率变换器中作为开关。
[0003]MOSFET可以具有平面结构，其中在半导体衬底的一侧形成源区和漏区，栅极导体位于半导体衬底的一侧表面上方，与半导体衬底之间由栅极电介质隔开。MOSFET还可以具有垂直结构，其中在半导体衬底的一侧形成源区，另一侧形成漏区，栅极导体延伸至半导体衬底的内部，与半导体衬底之间由栅极电介质隔开。
[0004]在垂直结构的MOSFET的基础上，进一步开发了沟槽MOSFET。沟槽MOSFET包括在半导体衬底中形成的沟槽，以及嵌入沟槽中的栅叠层。栅叠层包括栅极导体和栅极电介质，栅极导体位于沟槽内，并且与半导体衬底之间由栅极电介质隔开。沟槽结构可以提供最短的源-漏电流路径，从而可以减小导通阻抗，进而显著降低功率损耗。然而，由于较大的栅漏电容Cgd，栅极电介质容易击穿，使得沟槽MOSFET耐压性能劣化。
[0005]可以在沟槽的下部形成屏蔽导体，在沟槽的上部形成栅极导体。屏蔽导体和栅极导体之间由中间绝缘层来隔开。屏蔽导体可以减小栅漏电容Cgd，从而提高MOSFET的击穿电压。然而，该中间绝缘层可能由于屏蔽导体和栅极导体之间的电位差而击穿，仍然使得沟槽MOSFET的耐压性能劣化。
[0006]因此，期望进一步提高沟槽MOSFET的击穿电压。

【发明内容】

[0007]有鉴于此，本发明的目的在于提供一种沟槽MOSFET及其制造方法，以解决现有技术中由于中间绝缘层质量差导致沟槽MOSFET电性能劣化的问题。
[0008]根据本发明的一方面，提供一种沟槽M0SFET，包括:第一掺杂类型的半导体衬底；位于半导体衬底上的第一掺杂类型的外延半导体层；从外延半导体层上方延伸进入其内部的沟槽；屏蔽导体，至少一部分位于沟槽的下部并且与外延半导体层之间绝缘隔开；中间绝缘层，位于屏蔽导体上方；栅极电介质，位于沟槽的上部侧壁；栅极导体，位于沟槽的上部，并且与外延半导体层之间由栅极电介质隔开，与屏蔽导体之间由中间绝缘层隔开；第二掺杂类型的阱区，位于外延半导体层中，并且邻近沟槽；第一掺杂类型的源区，位于阱区中，并且邻近沟槽；分别与源区、半导体衬底、栅极导体和屏蔽导体电连接的源极接触、漏极接触、栅极接触和屏蔽接触，其中，所述屏蔽导体与所述外延半导体层之间由绝缘叠层隔开，所述绝缘叠层包括至少一个氧化物层和至少一个氮化物层。
[0009]优选地，在所述沟槽MOSFET中，所述中间绝缘层由氧化物组成。
[0010]优选地，在所述沟槽MOSFET中，所述中间绝缘层的厚度为100-500纳米。
[0011]优选地，在所述沟槽MOSFET中，所述绝缘叠层包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层邻接所述外延半导体层，第三绝缘层邻接所述屏蔽导体，并且第二绝缘层夹在第一绝缘层和第三绝缘层之间。
[0012]优选地，在所述沟槽MOSFET中，所述第一绝缘层由氧化物组成，第二绝缘层由氮化物组成，并且第三绝缘层由氧化物组成。
[0013]优选地，在所述沟槽MOSFET中，所述第一绝缘层的厚度为5_20纳米，第二绝缘层的厚度为10-50纳米，第三绝缘层的厚度为50-1500纳米。
[0014]优选地，在所述沟槽MOSFET中，所述屏蔽导体包括位于所述栅极导体下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。
[0015]优选地，在所述沟槽MOSFET中，所述屏蔽导体的第一部分和第三部分与所述栅极导体之间，由所述中间绝缘层彼此隔开。
[0016]优选地，在所述沟槽MOSFET中，所述屏蔽导体包括位于所述栅极导体下方的第一部分、以及从第一部分横向延伸的第二部分。
[0017]优选地，所述沟槽MOSFET还包括至少覆盖所述屏蔽导体的第二部分的第四绝缘层，以及穿过第四绝缘层与所述屏蔽导体电连接的导电通道。
[0018]根据本发明的另一方面，提供一种制造沟槽MOSFET的方法，包括:在第一掺杂类型的半导体衬底上形成第一掺杂类型的外延半导体层；形成从外延半导体上方延伸进入其内部的沟槽；在沟槽内形成共形的绝缘叠层，所述绝缘叠层包括至少一个氧化物层和至少一个氮化物层；在沟槽中形成屏蔽导体，所述屏蔽导体的至少一部分位于沟槽的下部；将屏蔽导体在沟槽内的暴露表面氧化形成中间绝缘层；在沟槽的上部侧壁上形成栅极电介质；在沟槽中形成栅极导体，所述栅极导体位于沟槽的上部，并且与屏蔽导体之间由中间绝缘层隔开；在外延半导体层邻近沟槽的区域中形成第二掺杂类型的阱区；在阱区邻近沟槽的区域中形成第一掺杂类型的源区；形成与源区、栅极导体和屏蔽导体电连接的源极接触、栅极接触和屏蔽接触；以及形成与半导体衬底电连接的漏极接触。
[0019]优选地，在所述方法中，所述绝缘叠层包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层邻接所述外延半导体层，第三绝缘层邻接所述屏蔽导体，并且第二绝缘层夹在第一绝缘层和第三绝缘层之间。
[0020]优选地，在所述方法中，所述第一绝缘层由氧化物组成，第二绝缘层由氮化物组成，并且第三绝缘层由氧化物组成。
[0021]优选地，在所述方法中，形成屏蔽导体的步骤包括:形成第一导体层，使得第一导体层的厚度足以填充沟槽；去除第一导体层位于沟槽外部的部分；以及在沟槽的至少一部分区域中，回蚀刻第一导体层，使得第一导体层的相应部分位于沟槽的下部。
[0022]优选地，在所述方法中，在沟槽的整个区域中，回蚀刻第一导体层。
[0023]优选地，在所述方法中，在形成屏蔽导体的步骤和形成中间绝缘层的步骤之间，还包括:在沟槽的一部分区域中，形成第四绝缘层，使得屏蔽导体的一部分位于第四绝缘层下方。
[0024]优选地，在所述方法中，在形成屏蔽接触的步骤之前，还包括:形成穿过第四绝缘层与所述屏蔽导体的所述部分电连接的导电通道。
[0025]优选地，在所述方法中，形成中间绝缘层的步骤包括:相对于屏蔽导体和第二绝缘层，选择性蚀刻第三绝缘层，以去除第三绝缘层的暴露部分以及位于屏蔽导体的表面下方的一部分；以及将屏蔽导体的暴露部分及附近区域氧化形成中间绝缘层。
[0026]根据本发明的实施例的沟槽MOSFET包括厚度约为100-500纳米的中间绝缘层，与现有技术相比，该中间绝缘层的厚度更大。相应地，中间绝缘层的质量(例如覆盖度、完整性、厚度均匀性)得到明显的改善。该沟槽MOSFET可以实现更高的击穿电压。此外，由于栅极导体和屏蔽导体分别与栅极接触和屏蔽接触电连接，可以彼此独立地向二者提供不同的电压，从而可以进一步减小栅漏电容Cgd的影响，相应地进一步提高沟槽MOSFET的击穿电压。
[0027]在优选的实施例中，屏蔽导体包括位于栅极导体下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。中间绝缘层以自对准的方式覆盖屏蔽导体的第一部分的顶部和第三部分的侧面，从而不仅提供了电隔离，而且有利于形成到达屏蔽导体的电连接，从而可以简化工艺步骤以及改善电性能。
【专利附图】

【附图说明】
[0028]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0029]图1示出根据本发明的实施例的沟槽MOSFET的分解透视图；以及
[0030]图2至10以及Ila和Ilb示出根据本发明的实施例的制造沟槽MOSFET的方法的各个阶段的截面图。
【具体实施方式】
[0031]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0032]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0033]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0034]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
[0035]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0036]除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN, TaSiN,HfSiN, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3S1、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
[0037]本发明可以各种形式呈现，以下将描述其中一些示例。
[0038]图1示出根据本发明的实施例的沟槽M0SFET100的分解透视图。为了清楚起见，在图1中未示出位于源区、栅极导体和屏蔽导体上方的层间电介质、位于层间电介质上方的源极接触、漏极接触和栅极接触、以及从上述接触穿过层间电介质到达相关区域的导电通道(via)。图1中的线AA示出了随后的图2-10和Ila所示的截面图的截取位置，线BB示出了随后的图1lb所示的截面图的截取位置。
[0039]半导体衬底101例如由硅组成，并且是第一掺杂类型的。第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，半导体衬底101是N+掺杂的。
[0040]漏极接触114与半导体衬底101电连接。优选地，漏极接触114直接形成在半导体衬底101的一侧表面上。
[0041]第一掺杂类型的外延半导体层102位于半导体衬底101与漏极接触114相对的表面上。外延半导体层102例如由硅组成。外延半导体层102相对于半导体衬底101是轻掺杂层。在一个示例中，外延半导体层102是N-掺杂的。
[0042]在外延半导体层102中形成第二掺杂类型的阱区110。在一个示例中，阱区110例如是P-掺杂的。然后，在阱区110中形成第一掺杂类型的源区111。在一个示例中，源区111例如是N+掺杂的。
[0043]沟槽从外延半导体层102的上方延伸进入其内部。在图1所示的实施例中,沟槽终止于外延半导体层102中。然而，在替代的实施例中，沟槽可以穿过外延半导体层102，终止于半导体衬底101中。阱区110和源区111分别与沟槽相邻接。
[0044]在沟槽下部的侧壁和底部，形成包括第一绝缘层103、第二绝缘层104和第三绝缘层105的绝缘叠层。所述绝缘叠层包括至少一个氧化物层和至少一个氮化物层。第一绝缘层103、第二绝缘层104和第三绝缘层105中的至少一个由氧化物组成，至少另一个由氮化物组成。在一个示例中，第一绝缘层103是厚度约5-20纳米的衬垫氧化物层(例如，氧化硅)，第二绝缘层104是厚度约10-50纳米的氮化物层(例如，氮化硅)，第三绝缘层105是厚度约50-1500纳米的侧壁氧化物层(例如，氧化硅)。在沟槽下部填充导电材料，形成屏蔽导体106。屏蔽导体106与外延半导体层102之间由绝缘叠层隔开。在一个示例中，屏蔽导体106由惨杂多晶娃组成。
[0045]在至少一部分屏蔽导体106的顶部，形成中间绝缘层107。在一个示例中，中间绝缘层是厚度约100-500纳米的氧化物层(例如，氧化硅)。
[0046]在沟槽上部的侧壁，形成栅极电介质108。尽管非必要的，栅极电介质108还可以覆盖中间绝缘层107的顶部。在一个示例中，栅极电介质108是厚度约25-150纳米的氧化物层(例如，氧化硅)。在沟槽上部填充导电材料，形成栅极导体109。栅极导体109与外延半导体层102之间由栅极电介质108隔开。在一个示例中，栅极导体109由掺杂多晶硅组成。
[0047]在图1所不的优选实施例中，屏蔽导体106包括位于栅极导体109下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。也即，屏蔽导体106的第二部分沿着大致垂直于沟槽深度方向的方向延伸。屏蔽导体106的第一部分和第三部分与栅极导体109相邻。在屏蔽导体106的第一部分和第三部分与栅极导体109之间，由中间绝缘层107彼此隔开。在该优选的实施例中，屏蔽导体106自身向上延伸至与栅极导体109的顶部大致齐平的表面，因此，可以省去用于形成导电通道的工艺步骤。中间绝缘层107可以由屏蔽导体106的第一部分的表层部分和第三部分的侧壁部分氧化形成，因此，可以形成自对准的绝缘层。
[0048]在替代的实施例中，屏蔽导体106包括位于栅极导体109下方的第一部分、从第一部分横向延伸的第二部分。屏蔽导体106的第三部分可以由附加的绝缘层替代，并且在该附加的绝缘层中形成导电通道以连接至屏蔽导体106。
[0049]根据本发明的实施例的沟槽MOSFET包括厚度约为100-500纳米的中间绝缘层，与现有技术相比，该中间绝缘层的厚度更大。相应地，中间绝缘层的质量(例如覆盖度、完整性、厚度均匀性)得到明显的改善。该沟槽MOSFET可以实现更高的击穿电压。此外，由于栅极导体和屏蔽导体分别与栅极接触和屏蔽接触电连接，可以彼此独立地向二者提供不同的电压，从而可以进一步减小栅漏电容Cgd的影响，相应地进一步提高沟槽MOSFET的击穿电压。
[0050]参照图2至10以及Ila和11b，描述根据本发明的实施例的制造沟槽MOSFET的方法的各个阶段。
[0051]如图2所示，在半导体衬底101上形成外延半导体层102。可以采用已知的沉积工艺形成外延半导体层102，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等。半导体衬底101例如是单晶硅衬底，外延半导体层102例如是单晶硅衬底。半导体衬底101和外延半导体层102均为第一掺杂类型，并且，外延半导体层102相对于半导体衬底101是轻掺杂的。在一个示例中，半导体衬底101是N+掺杂的，外延半导体层102是N-掺杂的。
[0052]进一步地，例如在半导体结构的表面上形成牺牲氧化物层(未示出)。然后，在牺牲氧化物层上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻，在牺牲氧化物层中形成开口，从而将牺牲氧化物层图案化成硬掩模。由于蚀刻的选择性，该蚀刻可以停止在外延半导体层102的表面。在形成硬掩模之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0053]采用硬掩模，通过上述已知的蚀刻工艺，进一步蚀刻外延半导体层102，从而在外延半导体层102中形成沟槽。该沟槽从外延半导体层102的表面延伸进入外延半导体层102中。例如控制蚀刻的时间，可以控制沟槽的深度。在图2所示的实施例中，沟槽终止于外延半导体层102中。然而，在替代的实施例中，沟槽可以穿过外延半导体层102，终止于半导体衬底101中。在形成沟槽之后，可以通过选择性的蚀刻剂，相对于外延半导体层102去除硬掩模。
[0054]进一步地，通过上述已知的沉积工艺，在半导体结构的表面上依次形成共形的第一绝缘层103和第二绝缘层104。在一个示例中，第一绝缘层103是厚度约5-20纳米的衬垫氧化物层(例如，氧化硅)，第二绝缘层104是厚度约10-50纳米的氮化物层(例如，氮化硅)。
[0055]随后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的第三绝缘层105。在一个示例中，第三绝缘层105是厚度约50-1500纳米的侧壁氧化物层(例如，氧化硅)。进一步地，通过上述已知的沉积工艺，在半导体结构的表面上形成第一导体层(例如，掺杂多晶硅)。第一导体层的厚度足以填充沟槽。进一步地，进行机械平面化(例如化学机械抛光)，去除第一导体层位于第三绝缘层105上方的部分。在一个示例中，该机械平面化以第三绝缘层105作为停止层，结果，仅仅保留第一导体层位于沟槽中的部分。进一步地，采用相对于第三绝缘层105选择性去除第一导体层的蚀刻剂，至少在沟槽的一部分区域中，回蚀刻第一导体层，使得在沟槽中的第一导体层的表面位于半导体结构的主表面下方
0.5-2.0微米的位置。第一导体层在沟槽中保留的部分形成屏蔽导体106，如图3所示。
[0056]随后，采用相对于屏蔽导体106和第二绝缘层104选择性地去除第三绝缘层105的蚀刻剂，蚀刻第三绝缘层105。该蚀刻去除第三绝缘层105的暴露部分，包括第三绝缘层105位于半导体结构的主表面上的部分，以及在沟槽的侧壁上的暴露部分。而且，可以控制蚀刻时间，进一步过蚀刻，以去除第三绝缘层105位于屏蔽导体106的表面下方的一部分，如图4所示。
[0057]随后，通过化学氧化或附加的热氧化，将屏蔽导体106的暴露部分及附近区域形成中间绝缘层107。由于第二绝缘层104的保护作用，该氧化工艺可以持续较长的时间，并且不会造成外延半导体层102的不利氧化。结果，中间绝缘层107的厚度可以达100-500纳米，如图5所示。由于中间绝缘层107由屏蔽导体106的暴露部分及附近区域形成，中间绝缘层107以自对准的方式覆盖在屏蔽导体106的顶部。
[0058]随后，采用相对于中间绝缘层107和第三绝缘层105去除第二绝缘层104的蚀刻齐U，蚀刻第二绝缘层104，该蚀刻去除第二绝缘层104的暴露部分，包括第二绝缘层104位于半导体结构的主表面上的部分，以及在沟槽的侧壁上的暴露部分。进一步地，采用相对于中间绝缘层107、第三绝缘层105和第二绝缘层104去除第一绝缘层103的蚀刻剂，蚀刻第一绝缘层103，该蚀刻去除第一绝缘层103的暴露部分，包括第一绝缘层103位于半导体结构的主表面上的部分，以及在沟槽的侧壁上的暴露部分，从而再次暴露外延半导体层102的表面以及位于沟槽内的侧壁，如图6所示。
[0059]随后，通过上述已知的沉积工艺，在半导体结构的表面上形成共形的栅极电介质108。在一个示例中，栅极电介质108是厚度约25-150纳米的氧化物层(例如，氧化硅)。栅极电介质108覆盖外延半导体层102的表面以及位于沟槽内的侧壁。在替代的实施例中，可以替代沉积工艺，通过热氧化，使得外延半导体层102的暴露部分氧化形成栅极电介质108。因此，栅极电介质108可以仅仅位于沟槽的侧壁上，而没有覆盖中间绝缘层107。进一步地，通过上述已知的沉积工艺，在半导体结构的表面上形成第二导体层(例如，掺杂多晶硅)。第二导体层的厚度足以填充沟槽中的剩余部分。进一步地，进行机械平面化(例如化学机械抛光)，去除栅极电介质10和第二导体层位于在沟槽外部外延半导体层102上方的部分，从而再次暴露外延半导体层102的表面。在一个示例中，该机械平面化以外延半导体层102作为停止层。第二导体层位于沟槽中的部分形成栅极导体109，如图7所示。可选地，采用相对于外延半导体层102选择性去除第二导体层的蚀刻剂，回蚀刻第二导体层，使得在沟槽中的第二导体层的表面位于半导体结构的主表面下方最多150纳米的位置。
[0060]随后，采用常规的体注入和驱入技术，进行第一次离子注入，在外延半导体层102中形成第二掺杂类型的阱区110，如图8所示。在一个示例中，阱区110是P-掺杂的。进一步地，采用常规的源注入，进行第二次离子注入，在阱区110中形成第一掺杂类型的源区111，如图9所示。在一个示例中，源区是N+掺杂的。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。采用附加的光致抗蚀剂掩模，可以控制阱区110和源区111的横向延伸区域。在优选的实施例中，阱区110和源区111分别与沟槽相邻接，并且，由栅极电介质108与栅极导体109之间隔开。
[0061]随后，通过上述已知的沉积工艺，在半导体结构的表面上形成层间绝缘层112，并且如果需要，进一步进行机械平面化(例如化学机械抛光)，以获得平整的表面，如图10所示。层间绝缘层112覆盖源区111和栅极导体109的顶部表面。
[0062]随后，例如在半导体结构的表面上形成光致抗蚀剂掩模。通过上述的蚀刻工艺，将层间绝缘层112图案化以形成分别到达源区111和栅极导体109的通道孔。进一步地，通过上述已知的沉积工艺形成第三导体层，该第三导体层至少填充通道孔。然后，以层间绝缘层112作为停止层，进行机械平面化(例如化学机械抛光)，去除第三导体层位于通道孔外部的部分，形成到达源区111的导电通道113a和lib、以及到达栅极导体109的导电通道113c。进一步地，通过上述已知的沉积工艺，在层间绝缘层112上再次形成第四导体层，将第四导体层图案化成与导电通道113a和113b分别接触的源极接触114a和114b，以及与导电通道113c接触的栅极接触114c,如图1la所示。进一步地,通过上述已知的沉积工艺,在半导体衬底101的与形成外延半导体层102的表面相对的表面上，形成第五导体层。如果需要，可以进一步将第五导体层图案化。第五导体层作为漏极接触114。
[0063]在优选的实施例中，屏蔽导体106包括位于栅极导体109下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。例如，在图3所示的步骤中，在蚀刻屏蔽电极106时，采用光致抗蚀剂掩模遮挡屏蔽电极106的一部分，使得屏蔽导体106的第三部分自身向上延伸至与栅极导体109的顶部大致齐平的表面。然后，在图5所示的步骤中，屏蔽导体106的第一部分的表层部分和第三部分的侧壁部分氧化形成中间绝缘层107。因此，中间绝缘层107是自对准的绝缘层，位于屏蔽导体106的第一部分的顶部和第三部分侧壁上，将屏蔽导体106和随后形成的栅极导体109隔开。然后，与导电通道113c同时形成穿过层间绝缘层112到达屏蔽导体106的导电通道113d，与栅极接触114c同时形成与导电通道113d接触的屏蔽接触114d，如图1lb所示。
[0064]在替代的实施例中，屏蔽导体106包括位于栅极导体109下方的第一部分、从第一部分横向延伸的第二部分，但不包括上述的从第二部分向上延伸至沟槽顶部的第三部分。例如，在图3所示的步骤中，在蚀刻屏蔽电极106时，未采用光致抗蚀剂掩模遮挡屏蔽电极106的一部分。在整个沟槽的区域中，屏蔽电极106的顶部表面平整。然后，采用绝缘材料填充沟槽的一部分，形成第四绝缘层。屏蔽导体106的第二部分位于第四绝缘层下方。然后，与导电通道113c同时形成穿过层间绝缘层112和第四绝缘层到达屏蔽导体106的导电通道113d，与栅极接触114c同时形成与导电通道113d接触的屏蔽接触114d。
[0065]在上述实施例中，导电通道113a_113d、源极接触114a和114b、栅极接触114c、屏蔽接触114d、以及漏极接触114可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
[0066]在以上的描述中，对于各层的图案化、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0067]在根据本发明的实施例的制造沟槽MOSFET的方法中，在沟槽中形成了绝缘叠层。该绝缘叠层包括由氮化物组成的第二绝缘层104。在用于形成中间绝缘层的氧化中，由于第二绝缘层104的保护作用，该氧化工艺可以持续较长的时间，并且不会造成外延半导体层102的不利氧化。结果，中间绝缘层107的厚度可以达100-500纳米。与现有技术相比，该中间绝缘层107的厚度更大。相应地，中间绝缘层的质量(例如覆盖度、完整性、厚度均匀性)得到明显的改善。该沟槽MOSFET可以实现更高的击穿电压。此外，由于栅极导体和屏蔽导体分别与栅极接触和屏蔽接触电连接，可以彼此独立地向二者提供不同的电压，从而可以进一步减小栅漏电容Cgd的影响，相应地进一步提高沟槽MOSFET的击穿电压。在优选的实施例中，屏蔽导体106包括位于栅极导体109下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。中间绝缘层107以自对准的方式覆盖屏蔽导体106的第一部分的顶部和第三部分的侧面，从而有利于形成到达屏蔽导体106的电连接。可以简化工艺步骤，并且改善电性能。
[0068]应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要`素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0069]依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属【技术领域】技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
【权利要求】
1.一种沟槽MOSFET，包括: 第一掺杂类型的半导体衬底； 位于半导体衬底上的第一掺杂类型的外延半导体层； 从外延半导体层上方延伸进入其内部的沟槽； 屏蔽导体，至少一部分位于沟槽的下部并且与外延半导体层之间绝缘隔开； 中间绝缘层，位于屏蔽导体上方； 栅极电介质，位于沟槽的上部侧壁； 栅极导体，位于沟槽的上部，并且与外延半导体层之间由栅极电介质隔开，与屏蔽导体之间由中间绝缘层隔开； 第二掺杂类型的阱区，位于外延半导体层中，并且邻近沟槽； 第一掺杂类型的源区，位于阱区中，并且邻近沟槽； 分别与源区、半导体衬底、栅极导体和屏蔽导体电连接的源极接触、漏极接触、栅极接触和屏蔽接触， 其中，所述屏蔽导体与所述外延半导体层之间由绝缘叠层隔开，所述绝缘叠层包括至少一个氧化物层和至少一个氮化物层。
2.根据权利要求1所述的沟槽M0SFET，其中所述中间绝缘层由氧化物组成。
3.根据权利要求1所述的沟槽M0SFET，其中所述中间绝缘层的厚度为100-500纳米。
4.根据权利要求1所述的沟槽M0SFET，其中所述绝缘叠层包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层邻接所述外延半导体层，第三绝缘层邻接所述屏蔽导体，并且第二绝缘层夹在第一绝缘层和第三绝缘层之间。
5.根据权利要求4所述的沟槽M0SFET，其中所述第一绝缘层由氧化物组成，第二绝缘层由氮化物组成，并且第三绝缘层由氧化物组成。
6.根据权利要求5所述的沟槽M0SFET，其中所述第一绝缘层的厚度为5-20纳米，第二绝缘层的厚度为10-50纳米，第三绝缘层的厚度为50-1500纳米。
7.根据权利要求1-6中任一项所述的沟槽M0SFET，其中所述屏蔽导体包括位于所述栅极导体下方的第一部分、从第一部分横向延伸的第二部分、以及从第二部分向上延伸至沟槽顶部的第三部分。
8.根据权利要求7所述的沟槽M0SFET，其中所述屏蔽导体的第一部分和第三部分与所述栅极导体之间，由所述中间绝缘层彼此隔开。
9.根据权利要求1-6中任一项所述的沟槽M0SFET，其中所述屏蔽导体包括位于所述栅极导体下方的第一部分、以及从第一部分横向延伸的第二部分。
10.根据权利要求9所述的沟槽M0SFET，还包括至少覆盖所述屏蔽导体的第二部分的第四绝缘层，以及穿过第四绝缘层与所述屏蔽导体电连接的导电通道。
11.一种制造沟槽MOSFET的方法，包括: 在第一掺杂类型的半导体衬底上形成第一掺杂类型的外延半导体层； 形成从外延半导体上方延伸进入其内部的沟槽； 在沟槽内形成共形的绝缘叠层，所述绝缘叠层包括至少一个氧化物层和至少一个氮化物层； 在沟槽中形成屏蔽导体，所述屏蔽导体的至少一部分位于沟槽的下部；将屏蔽导体在沟槽内的暴露表面氧化形成中间绝缘层； 在沟槽的上部侧壁上形成栅极电介质； 在沟槽中形成栅极导体，所述栅极导体位于沟槽的上部，并且与屏蔽导体之间由中间绝缘层隔开； 在外延半导体层邻近沟槽的区域中形成第二掺杂类型的阱区； 在阱区邻近沟槽的区域中形成第一掺杂类型的源区； 形成与源区、栅极导体和屏蔽导体电连接的源极接触、栅极接触和屏蔽接触；以及 形成与半导体衬底电连接的漏极接触。
12.根据权利要求11所述的方法，其中所述绝缘叠层包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层邻接所述外延半导体层，第三绝缘层邻接所述屏蔽导体，并且第二绝缘层夹在第一绝缘层和第三绝缘层之间。
13.根据权利要求12所述的方法，其中所述第一绝缘层由氧化物组成，第二绝缘层由氮化物组成，并且第三绝缘层由氧化物组成。
14.根据权利要求13所述的方法，其中形成屏蔽导体的步骤包括: 形成第一导体层，使得第一导体层的厚度足以填充沟槽； 去除第一导体层位于沟槽外部的部分；以及 在沟槽的至少一部分区 域中，回蚀刻第一导体层，使得第一导体层的相应部分位于沟槽的下部。
15.根据权利要求14所述的方法，其中在沟槽的整个区域中，回蚀刻第一导体层。
16.根据权利要求15所述的方法，其中在形成屏蔽导体的步骤和形成中间绝缘层的步骤之间，还包括: 在沟槽的一部分区域中，形成第四绝缘层，使得屏蔽导体的一部分位于第四绝缘层下方。
17.根据权利要求16所述的方法，其中在形成屏蔽接触的步骤之前，还包括: 形成穿过第四绝缘层与所述屏蔽导体的所述部分电连接的导电通道。
18.根据权利要求13所述的方法，其中形成中间绝缘层的步骤包括: 相对于屏蔽导体和第二绝缘层，选择性蚀刻第三绝缘层，以去除第三绝缘层的暴露部分以及位于屏蔽导体的表面下方的一部分；以及 将屏蔽导体的暴露部分及附近区域氧化形成中间绝缘层。
【文档编号】H01L29/78GK103887342SQ201410143493
【公开日】2014年6月25日 申请日期:2014年4月10日 优先权日:2014年4月10日
【发明者】童亮 申请人:矽力杰半导体技术(杭州)有限公司