可调节晶体管器件的利记博彩app
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【专利摘要】一种晶体管器件，包括：至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且通过场电极电介质与漂移区域介电绝缘的场电极。栅极端子耦合到栅极电极，源极端子耦合到源极区域，并且控制端子被配置成接收控制信号。可变电阻器连接在场电极与栅极端子或源极端子之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。
【专利说明】可调节晶体管器件
【技术领域】
[0001]本发明的实施例涉及晶体管器件，特别是可调节晶体管器件。
【背景技术】
[0002]MOSFET (金属氧化物半导体场效应晶体管)特别是功率MOSFET被广泛用作用于切换电气负载的电子开关或者用作所有种类的开关转换器中的电子开关。功率MOSFET典型地包括均具有第一导电类型的漏极区域、与漏极区域邻接的漂移区域和源极区域，以及布置在漂移区域和源极区域之间的第二导电类型的本体区域。栅极电极用于控制源极区域与漂移区域之间的本体区域中的导电沟道。源极区域电连接到源极电极，源极电极也连接到本体区域，漏极区域电连接到漏极电极。通过向栅极端子施加适当的驱动电位可以使MOSFET导通和截止。
[0003]在特定类型的MOSFET中，场电极布置在漂移区域中并且通过介电层与漂移区域介电绝缘。场电极通常耦合到源极电极。借助于场电极，漂移区域可以比常规MOSFET中更高掺杂，从而导致在给定电压阻挡能力下的减小的导通电阻。减小的导通电阻导致晶体管器件的减少的欧姆损耗。
[0004]然而，场电极增加晶体管器件的输出电容，这增加了在晶体管器件的操作中可能出现的电容损耗。
[0005]因此需要提供具有可以在电容损耗和欧姆损耗方面得以优化的场电极的晶体管器件。
【发明内容】
[0006]第一实施例涉及一种晶体管器件，包括:至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且通过场电极电介质与漂移区域介电绝缘的场电极。栅极端子耦合到至少一个第一类型的晶体管单元的栅极电极，源极端子耦合到至少一个第一类型的晶体管单元的源极区域，并且控制端子被配置成接收控制信号。此外，可变电阻器连接在至少一个第一类型的晶体管单元的场电极与栅极端子和源极端子之一之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。
[0007]第二实施例涉及一种晶体管器件，包括:至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻的耗尽控制区域。栅极端子耦合到至少一个第一类型的晶体管单元的栅极电极，源极端子耦合到至少一个第一类型的晶体管单元的源极区域，并且控制端子被配置成接收控制信号。此外，可变电阻器连接在至少一个第一类型的晶体管单元的场电极与栅极端子和源极端子之一之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。此外，第一可控开关连接在至少一个第一类型的晶体管单元的栅极电极和栅极端子之间并且被配置成根据控制信号进行驱动。
【专利附图】
【附图说明】
[0008]现在将参照【专利附图】
【附图说明】示例。附图用于图示基本原理，所以仅图示了对于理解基本原理所需的方面。附图并不是按照比例绘制的。在附图中，相同的参考标号标示类似的特征。
[0009]图1图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第一实施例。
[0010]图2示出了图示晶体管器件的操作原理的图1的细节。
[0011]图3示出了图示图3的晶体管器件的操作原理的时序图。
[0012]图4图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第二实施例。
[0013]图5图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第三实施例。
[0014]图6图示了晶体管器件的一个实施例，晶体管器件包括至少一个晶体管单元和实现为耗尽型MOSFET的可变电阻器。
[0015]图7图示了图6的晶体管器件的等效电路图。
[0016]图8图示了晶体管器件的一个实施例，晶体管器件包括多个垂直晶体管单元和实现为横向耗尽型MOSFET的可变电阻器。
[0017]图9详细地示出了图8的晶体管单元的一个实施例。
[0018]图10示出了图9的晶体管器件的改型。
[0019]图11图示了晶体管器件的一个实施例，晶体管器件包括至少一个晶体管单元、可变电阻器和与可变电阻器串联连接的开关。
[0020]图12图示了晶体管器件的一个实施例，晶体管器件包括多个垂直晶体管单元、实现为横向耗尽型MOSFET的可变电阻器和实现为横向耗尽型MOSFET的开关。
[0021]图13图示了图12的晶体管器件的等效电路图。
[0022]图14示出了图12的晶体管器件的改型。
[0023]图15示出了图14的横向耗尽型MOSFET的垂直截面图。
[0024]图16图示了根据另一实施例的晶体管器件的等效电路图。
[0025]图17图示了图16的晶体管器件的一种可能的实现。
[0026]图18图示了根据另一实施例的晶体管器件的等效电路图。
[0027]图19图示了图18的晶体管器件的一种可能的实现。
[0028]图20图示了包括多个晶体管单元组的晶体管器件的等效电路图。
[0029]图21图示了图20的晶体管器件的操作原理。
[0030]图22图示了作为图20的晶体管器件的改型的晶体管器件的等效电路图。
[0031]图23图示了晶体管器件，晶体管器件包括多个垂直晶体管单元和可变电阻器，每个垂直晶体管单元包括补偿区域，可变电阻器被实现为横向耗尽型MOSFET。
[0032]图24示出了图23的晶体管器件的等效电路图。
[0033]图25示出了图24的晶体管器件的改型的等效电路图。
[0034]图26图示了图25的晶体管器件的第一种可能的实现。
[0035]图27图示了图25的晶体管器件的第二种可能的实现。
[0036]图28图示了图25的晶体管器件的第三种可能的实现。
[0037]图29图示了包括晶体管器件和驱动电路的电子电路的第一实施例。
[0038]图30图示了包括晶体管器件和驱动电路的电子电路的第一实施例。
【具体实施方式】
[0039]在下面的详细描述中，参照附图。附图形成描述的一部分并通过图示的方式示出其中可以实施本发明的特定实施例。将理解到的是，除非另外特别指出，否则这里描述的各种实施例的特征可以彼此组合。
[0040]图1示意性地图示了晶体管器件(具体而言是MOSFET器件)的第一实施例。晶体管器件包括至少一个晶体管单元10，其中在半导体本体100中包括漂移区域11、源极区域
12、位于漂移区域11和源极区域12之间的本体区域13以及与漂移区域11相邻的漏极区域14。漏极区域14可以与漂移区域11邻近(如图示)。根据另一实施例，场停止区域15(图1中虚线所示)布置在漂移区域11和漏极区域14之间，场停止区域15具有与漂移区域11相同的掺杂类型，但比漂移区域11更高掺杂。此外，晶体管单元10包括栅极电极21，栅极电极21与本体区域13相邻并且通过栅极电介质22与本体区域13介电绝缘。在常规方式中，栅极电极21用于控制源极区域12和漂移区域11之间的本体区域13中的导电沟道。此外，晶体管单元10包括场电极31，场电极31与漂移区域11相邻并且通过场电极电介质32与漂移区域11介电绝缘。下面在这里更详细地说明场电极的功能。
[0041]参照图1，源极区域12和本体区域13都电连接到源极端子S，漏极区域14电连接到漏极端子D，并且栅极电极21电连接栅极端子G。图1仅示意性地图示了这些电连接。根据一个实施例，晶体管器件包括多个晶体管单元10。通过使各个晶体管单元的源极区域12和本体区域13连接到源极端子S并且通过使各个晶体管单元的栅极电极21连接到栅极端子G，将这些晶体管单元并联连接。此外，如图所示，各个晶体管单元10可以共享漂移区域11和漏极区域14。此外，两个或更多晶体管单元可以共享一个栅极电极21或一个场电极31，并且两个或更多晶体管单元可以共享一个源极区域12和一个本体区域13。在图1的实施例中，用实线图示了两个晶体管单元10。在本实施例中，两个晶体管单元共享栅极电极21和场电极31，并且共同具有漂移区域11和漏极区域14 (然而，图1所示晶体管单元10也可以称为半单元，并且图1中用实线所示的器件拓扑可以被视为一个晶体管单元)。
[0042]图1示出了半导体本体100的垂直截面图，其中实现了至少一个晶体管单元10的器件区域，即源极区域12、本体区域13、漂移区域11和漏极区域14。在本实施例中，晶体管器件为垂直晶体管器件。即，源极区域12和漏极区域14位于半导体本体100的相反表面101、102附近。在本实施例中，源极区域12位于半导体本体100的第一表面101附近，而漏极区域14位于半导体本体100的相反第二表面102附近。然而，将晶体管器件实现为垂直晶体管器件仅为示例，其中源极区域12和漏极区域14在半导体本体100的垂直方向上是远离的。这里公开的基本原理也适用于横向晶体管器件。“横向晶体管器件”为其中源极区域和漏极区域在半导体本体的横向(水平)方向上远离的晶体管器件。
[0043]半导体本体100可以包括常规半导体材料，诸如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。
[0044]图1的晶体管器件可以实现为η型晶体管器件(η型MOSFET)或实现为p型晶体管器件(P型MOSFET)。在η型晶体管器件中，源极区域12、漂移区域11和漏极区域14是η掺杂的，并且本体区域13是P掺杂的。在P型晶体管器件中，各个器件区域的掺杂类型与η型晶体管器件的掺杂类型是互补的。即，源极区域12、漂移区域11和漏极区域14是P掺杂的，本体区域13是η掺杂的。此外，晶体管器件可以实现为增强型(通常截止)晶体管器件或实现为耗尽型(通常导通)晶体管器件。在增强型晶体管器件中，掺杂类型与源极区域12和漂移区域11的掺杂类型相反的本体区域13与栅极电介质22相邻，从而晶体管器件仅当栅极电极21在源极区域12和漂移区域11之间的本体区域13中产生反型沟道时处于导通状态。在耗尽型晶体管器件3中，沿着源极区域12和漂移区域11之间的栅极电介质22，存在与源极12和漂移区域11相同掺杂类型的沟道区域16 (图1中虚线所示)。在本实施例中，当栅极电极21在沟道区域16中产生耗尽区域时晶体管器件被阻隔(关断)。
[0045]出于说明的目的，特别是为了说明图1的晶体管器件的操作原理，假设晶体管器件为η型增强型晶体管器件(MOSFET)。然而，操作原理也适用于P型MOSFET或耗尽型M0SFET3。在P型MOSFET的情况下，下面说明的电压的极性不得不反转。出于说明的目的，进一步假设晶体管器件的漏极-源极路径与负载Z串联连接，并且假设与负载Z和晶体管器件的串联电路连接在正向供给电位V+和负向供给电位或参考电位(诸如接地)的端子之间。首先，描述晶体管器件的基本操作原理，其中假设可变电阻器具有零电阻。
[0046]当漏极端子D和源极端子S (漏极-源极电压)之间的电压为正时并且当在栅极端子G和源极端子S之间施加驱动电压(栅极-源极电压)时，晶体管器件处于导通状态(导通)，驱动电压在源极区域12和漂移区域11之间的本体区域13中产生反型沟道。在η型晶体管器件中，使晶体管器件导通的栅极-源极电压Ves是比阈值电压Vth更高的正向电压。阈值电压Vth例如在0.5V和5V之间。在导通状态下，电流从源极区域12流动通过本体区域13、漂移区域11和漏极区域14中的沟道而到达漏极端子D。
[0047]当本体区域13中的导通沟道被阻断时晶体管器件截止。例如当晶体管器件的阈值电压为正向电压时，通过将栅极-源极电压Ves设置为零，换言之通过向栅极端子G施加源极电位，可以使晶体管器件截止。当本体区域13中的导通沟道阻断时，并且当在漏极端子D和源极端子S之间仍然存在正电压时，使漂移区域11和本体区域13之间的ρη结17反向偏置，从而空间电荷区域(耗尽区域)在Pn结17处开始的漂移区域11中扩展。随着耗尽区域在漂移区域11中扩展，漏极-源极电压Vds的电压电平增加。耗尽区域的宽度，作为耗尽区域的在与ρη结17垂直的方向上的尺寸，依赖于使ρη结17反向偏置的漏极_源极电压Vds，其中耗尽区域的宽度随着漏极-源极电压Vds的增加而增加。
[0048]在耗尽区域内，在漂移区域11中存在离子化掺杂剂原子。这些离子化掺杂剂原子当漂移区域11为η掺杂时具有正电荷(并且当漂移区域11为P掺杂时具有负电荷)。漂移区域11中的正电荷对应的负电荷位于ρη结17的另一侧上的本体区域13中。一般而言，当漂移区域11中的离子化掺杂原子和对应的本体区域13中的相反电荷产生的电场达到临界电场时，达到晶体管器件的电压阻挡能力。临界电场是半导体本体100的半导体材料的材料参数。在Pn结17处达到临界电场时的反向偏置电压依赖于漂移区域11的掺杂浓度，并且因此依赖于当向ρη结17施加反向偏置电压时可以离子化的掺杂剂原子的数目。
[0049]在图1的晶体管器件中，漂移区域11中的离子化掺杂原子不仅在本体区域13中找到对应的相反电荷，而且在场电极31中找到对应的相反电荷。场电极31具有与源极电位对应的电位，电位比围绕晶体管器件的截止状态的场电极31的漂移区域11的电位更负。因而，在η型晶体管器件中，在截止状态中，场电极31相对于周围的漂移区域11被负向充电。S卩，电子沿着场电极电介质32在场电极31中积累，其中这些电子提供漂移区域11中的离子化(正向充电)掺杂剂原子的相反电荷。这在图2中进行示意性地图示。
[0050]借助于向漂移区域11中的离子化掺杂剂原子提供相反电荷的场电极31，图1的晶体管器件的漂移区域11可以比不包括场电极的常规晶体管器件的漂移区域更高掺杂，而不降低晶体管器件的电压阻挡能力。因而，在给定电压阻挡能力下，具有场电极31的晶体管器件具有较低的导通电阻(RDS，m)。源极区域12和漏极区域14的掺杂浓度例如在lE19cm_3和lE21cm_3之间，本体区域13的掺杂浓度例如在lE16cm_3和lE18cm_3之间，并且漂移区域11的掺杂浓度例如在lE14cm_3和lE17cm_3之间。
[0051]场电极31、场电极电介质32和与场电极电介质32相邻的漂移区域11的那些区域形成耗尽型M0SFET3，耗尽型M0SFET3包括作为栅极电极的场电极31、作为栅极电介质的场电极电介质32以及作为源极、体和漏极区域的漂移区域11。耗尽型MOSFET的电路符号在图1中示出。在η型晶体管器件中，耗尽型M0SFET3为η型耗尽型M0SFET3。当场电极31的电位相对于漂移区域11的电位为负时该耗尽型M0SFET3开始关断。这在ρη结17反向偏置并且漂移区域11的电位增加时发生。
[0052]图3示出了栅极-源极Ves和漏极-源极电压Vds的示例性时序图，以便图示图1的晶体管器件的操作原理。图3示出了一个切换周期，其中晶体管器件在导通时段Tw期间导通，并且在导通时段Ton之后截止。在导通时段Ton期间，漏极电压Vds与跨负载Z的电压相比较低并且依赖于导通电阻RDS，m和通过负载的电流。典型地，在具有100V和600V之间的电压阻挡能力的晶体管器件中，漏极-源极电压Vds在导通状态下最多为几伏。当晶体管器件截止时，漏极-源极电压增加，直到几乎整个供给电压(在本实施例中为V+)跨晶体管器件下降。漏极-源极电压在栅极-源极电压Ves下降到阈值电压Vth以下之后增加的速率可以通过调节可变电阻器的电阻来进行调节。
[0053]出于说明的目的，假设可变电阻器4可以至少具有两个不同电阻水平，具体为低水平Rl和高水平R4h。在下面更进一步地说明调节可变电阻器的该电阻水平的方式。进一步假设当晶体管器件截止时可变电阻器4具有低电阻水平。低水平使得场电极31被(负向)充电，从而场电极31在晶体管器件处于截止状态时对电荷载流子的补偿作出贡献。为了说明的目的，进一步假设当晶体管器件截止时电阻水平变为高水平并且当在晶体管器件再次导通时停留在高水平上。导通时的高电阻水平使场电极31的放电缓慢下来，从而与其中可变电阻器4在导通时具有低电阻水平的情形相比，晶体管器件从截止状态切换到导通状态更慢。换言之，可变电阻器4的较高电阻水平导致具有漏极-源极电压VDS的相对平滑切换边缘的缓慢切换过程。这是因为漂移区域11中沿着场电极电介质32的耗尽区域相对较慢地消失，从而在导通状态开始时导通电阻相对较高。然而，场电极31最终放电，导致晶体管器件的较低导通电阻。此时或者甚至之前，可以将电阻水平降低到较低水平，直到晶体管器件再次导通。图3示意性地图示了电阻水平的时序图。
[0054]根据图4所示的一个实施例，场电极31耦合到栅极端子G，而不是源极端子S。在截止状态中，当栅极电位(栅极端子G处的电位)对应于源极电位(源极端子S处的电位)时，图3的晶体管器件类似于图1的晶体管器件那样操作。在导通状态下，场电极31具有栅极电位，栅极电位比源极端子S和漏极端子D处的电位高，从而导通状态中的场电极31可以诱发漂移区域11中沿着场电极电介质32的累积沟道。累积沟道有助于进一步降低晶体管器件的导通电阻。例如，晶体管器件实现为具有10V和600V或更大之间的电压阻挡能力。在该类型的晶体管器件中，使晶体管器件导通的栅极-源极电压例如在7V和15V之间，而导通状态下漏极端子D和源极端子S之间的电压通常在3V以下。
[0055]根据图5所示的一个实施例，晶体管器件包括至少一个晶体管单元10，晶体管单元10具有场电极31，场电极31通过可变电阻器4耦合到源极端子S (如图所示)或栅极端子G (未示出)，并且该晶体管器件包括至少一个其它晶体管单元10’，晶体管单元10’具有直接连接到源极端子S (如图所示)或栅极端子G (未示出)的场电极31，并且穿过电导体。导体可以包括导电材料，诸如金属或高掺杂多晶半导体材料。必然地，电导体具有电阻。电阻可以根据温度变化，而该电阻无法以与可以改变可变电阻器的电阻的相同方式通过施加驱动信号来进行变化。在下文中，晶体管单元10将被称为可变晶体管单元(第一类型的晶体管单元)，并且在下文中，晶体管单元10’将被称为常规晶体管单元(第二类型的晶体管单元)。
[0056]图4的晶体管器件中的各个晶体管单元10、10’并联连接。换言之，各个晶体管单元具有连接到源极端子S的源极区域12和本体区域13，并且具有连接到栅极端子的栅极电极21。此外，各个晶体管单元10、10’共同具有漂移区域11和漏极区域14。在图5的晶体管器件中，通过调节电阻水平，可以使具有可变电阻器4的至少一个晶体管单元去激活，从而在晶体管器件第一次截止之后使得场电极31无法放电。当场电极31无法放电时，漂移区域11中沿着场电极电介质32的耗尽区域无法消失，从而永久地阻断了晶体管单元的漂移区域11中的导通沟道，或者使得晶体管单元10在高导通电阻的情况下操作。
[0057]根据图6所示的一个实施例，可变电阻器4包括具有负载路径(漏极-源极路径)和栅极端子G4的耗尽型MOSFET。负载路径连接在场电极31与源极端子S (如图所示)和栅极端子(未示出)之一之间。栅极端子G4连接到控制端子或形成晶体管器件的控制端子CC0控制端子CC被配置成接收驱动信号，其中该驱动信号被配置为调节耗尽型M0SFET4的导通电阻，导通电阻为耗尽型MOSFET的漏极端子D4和源极端子S4之间的电阻。根据一个实施例，当晶体管器件为η型晶体管器件时，耗尽型M0SFET4为ρ型耗尽型MOSFET。参照图6，耗尽型M0SFET4的源极端子S4可以连接到晶体管器件的源极端子S，并且耗尽型M0SFET4的漏极端子D4可以连接到场电极31。
[0058]图7图示了图6的晶体管器件的等效电路图。等效电路图包括串联电路，串联电路具有连接在晶体管器件的源极端子和漏极端子之间的第一 M0SFET20和第二 M0SFET3。串联电路表示图6的至少一个晶体管单元10，其中第一 M0SFET20由栅极电极21、栅极电介质
22、源极区域12和本体区域13以及漂移区域11的一部分形成，所述第一 M0SFET20在本实施例中为η型增强型MOSFET。第二 M0SFET3由漂移区域11的另一部分和至少一个晶体管单元10的漏极区域14、场电极31和场电极电介质32形成，所述第二 M0SFET3在本实施例中为η型耗尽型MOSFET。由至少一个晶体管单元形成的具有第一 M0SFET20和第二 M0SFET3的串联电路在下文中将被称为负载M0SFET1。参照图7，等效电路图进一步包括其它耗尽型M0SFET，其为参照图6说明的ρ型耗尽型M0SFET4。控制负载M0SFET1的场电极的充电和放电的该耗尽型M0SFET4在下文中将被称为控制M0SFET4。控制M0SFET4具有其漏极-源极路径，路径连接在第二 M0SFET3的栅极端子和晶体管器件的源极端子S之间。控制MOSFET的栅极端子G4耦合到控制端子CC。
[0059]通过在漏极端子D和源极端子S之间施加漏极-源极电压并且通过在栅极端子G和源极端子S之间施加适当的驱动电压，图7的晶体管器件可以如常规晶体管器件(常规MOSFET)那样操作。此外，通过控制在控制端子CC处的电位，可以控制对形成负载M0SFET1的至少一个晶体管单元10的场电极31进行充电和放电的过程。
[0060]应注意，除至少一个可变晶体管单元10之外，负载晶体管I还可以包括至少一个常规晶体管单元10’。至少一个常规晶体管单元由具有第三M0SFET20’和第四M0SFET3’的串联电路表示。串联电路与具有第一 M0SFET20和第二 M0SFET3的串联电路不同之处在于:第四M0SFET3’的栅极节点耦合到晶体管器件的源极端子S (如图所示)或栅极端子G (未示出)。
[0061]在以下的论述中，参照【专利附图】
【附图说明】晶体管器件的若干实施例。在这些附图中，仅示出负载M0SFET1的可变晶体管单元10。然而，负载MOSFET也可以包括至少一个常规晶体管单元10’，g卩，负载M0SFETl可以包括至少一个晶体管单元10’，晶体管单元10’具有未连接到控制M0SFET4的场电极31。
[0062]图8示意性地示出了半导体本体100的透视截面图，其中实现负载M0SFET1和控制M0SFET4的若干晶体管单元。如本文之前结合图1说明的那样实现负载M0SFET1的各个晶体管单元10。这些晶体管单元在本实施例中为纵向晶体管单元。即，源极区域12和本体区域13、栅极电极21和栅极电介质22、场电极31和场电极电介质32为伸长区域，均在半导体本体100的水平方向上延伸。负载M0SFET1为垂直MOSFET，是指源极区域12位于半导体本体的第一表面101附近，并且漏极区域14位于半导体本体100的第二表面102附近。
[0063]参照图8，控制M0SFET4为横向M0SFET，包括源极区域41、本体区域42和漏极区域43。源极区域41和漏极区域43在半导体本体的横向方向上是远离的，并且本体区域42位于源极区域41和漏极区域43之间。源极区域41、本体区域42和漏极区域43具有相同的掺杂类型，当负载M0SFET1为η型MOSFET时为该掺杂类型是ρ型。源极区域41和漏极区域43的掺杂浓度例如在lE18cm_3和lE21cm_3之间，并且本体区域42的掺杂浓度例如在IE15cm 3 和 IE17cm 3 之间。
[0064]参照图8，控制M0SFET4进一步包括至少一个栅极电极44，栅极电极44与源极区域41、本体区域42和漏极区域43介电绝缘，并且在半导体本体100的横向方向中从源极区域41到漏极区域43延伸。在图8的实施例中，控制M0SFET4包括两个相反的栅极电极44，从而源极区域41、本体区域42和漏极区域43布置在两个相反栅极电极44之间。然而，这仅为不例。根据另一实施例(未不出)，两个栅极电极44和对应的栅极电介质45之一替换为绝缘材料，诸如氧化物和可选的其它(浮置)电极。
[0065]至少一个栅极电极44电连接到控制端子CC，漏极区域43电连接到负载M0SFET1的场电极31，并且源极区域41电连接到负载M0SFET1的晶体管单元10的源极区域12和源极端子S。在图8的垂直负载M0SFET1中，在半导体本体100中掩埋场电极31。本文以下部分进一步参照图9说明将掩埋场电极31电连接到控制M0SFET4的漏极区域43的一种方式。
[0066]在之前说明的实施例中，一个晶体管单元10的场电极31位于一个共同沟槽中的晶体管单元的栅极电极21下方。然而，这仅为示例。这里公开的基本原理不限于具有在与栅极电极21相同沟槽中的场电极31的负载MOSFET。也可以实现负载M0SFET，使得一个晶体管单元的栅极电极21和场电极31位于分开的沟槽中。
[0067]参照图8，负载M0SFET1和控制M0SFET4的晶体管单元具有类似的栅极结构。即，控制MOSFET类似于负载M0SFET1，包括在至少一个栅极电极44下方的场电极46。场电极46可以连接到晶体管单元的场电极31，或可以连接到另一限定电位，诸如晶体管单元10的源极电位或栅极电位，或连接到控制端子CC。在经济生产晶体管器件方面，实施具有类似栅极结构的负载M0SFET1和控制M0SFET4是有益的。可以使用相同的方法步骤生产负载MOSFETI的栅极电极21和场电极31以及对应的电介质22、32和控制M0SFET4的栅极电极44以及对应的栅极电介质45。
[0068]图8的控制M0SFET4如可变电阻器那样动作，其中可以通过施加到控制端子CC的电位来控制源极区域41和漏极区域43之间的电阻。当在ρ型控制M0SFET4的类型中，控制电位高于源极电位，在本体区域42中沿着栅极电介质45产生耗尽区域，其中源极区域41和漏极区域43之间的本体区域42的电阻增加，因为耗尽区域进一步扩展。随着相对于源极端子S处的电位在控制端子CC处的电位电平增加，耗尽区域进一步扩展。
[0069]图9示出了负载M0SFET1的一个实施例，其中负载M0SFET1的晶体管单元的场电极31可以容易地连接到控制M0SFET4 (控制M0SFET4在图9中未示出)的漏极区域43。在本实施例中，与栅极电极21相比，场电极31在横向方向上进一步延伸，并且包括场电极部分33，场电极部分33与栅极电极21介电绝缘并且延伸到半导体本体的第一表面101。延伸到第一表面101的部分33可以使用例如常规半导体布线技术来电连接到控制M0SFET4的漏极区域43。
[0070]参照图8，半导体本体100可以包括两个半导体层，即形成漏极区域14的第一半导体层110以及第二半导体层120。第一半导体层110可以为半导体衬底，特别是具有漏极区域14的掺杂浓度的高掺杂半导体衬底。第二半导体层120可以为外延层并且可以具有对应于漂移区域11的掺杂浓度的基本掺杂。可以通过在第二半导体层120中的注入和/或扩散技术来生产负载M0SFET1的源极区域12和本体区域13以及控制M0SFET4的源极区域41、本体区域42和漏极区域43。在图8的实施例中，掺杂浓度对应于漂移区域11的掺杂浓度的半导本体区域被布置在控制M0SFET4的场电极46之间。根据图10所示的另一实施例，半导体本体100的垂直方向上的本体区域42延伸到栅极电极44以外并且也与场电极46相邻(并且由将场电极46与半导体本体100绝缘的电介质层47而与场电极46介电绝缘)。在图10的实施例中，控制M0SFET4的本体区域42具有比图8的实施例中更大的截面积，从而图10的控制型M0SFET4具有较低的最小导通电阻。场电极46可以连接到栅极电极44，栅极电极44将连接到控制端子CC。
[0071]在先前说明的实施例中，当电阻低至足以允许电流在栅极和源极端子之一与场电极31之间流动时，可变电阻器4使得场电极31的充电和放电缓慢下来，但无法阻止场电极31完全充电或放电。然而，也可以如允许电流流动(导通状态)或阻止电流流动(截止状态)的开关那样操作可变电阻器4。根据图11所示的另一实施例，开关5与可变电阻器4串联连接。这在可变电阻器4操作为使得场电极31的充电和放电缓慢下来但不阻止电流流动时特别有用。
[0072]参照图11，与可变电阻器4和开关5的串联电路连接在场电极31与晶体管器件的源极端子S (如图10所示)和栅极端子G (图10中未示出)之一之间。在图11的实施例中，可变电阻器4直接连接到场电极31，所以开关5连接在可变电阻器4与源极端子S和栅极端子G之一之间。然而，次序可以改变，使得开关5直接连接到场电极31，并且可变电阻器4连接在开关5与源极端子S和栅极端子G之一之间。
[0073]根据一个实施例，开关5具有耦合到晶体管器件的栅极端子G的控制节点，从而晶体管器件和开关5由施加到晶体管器件的栅极端子G的相同驱动电位所控制。
[0074]该开关5可以为电子开关，特别是MOSFET。在其中可变电阻器4和开关5都实现为MOSFET的这些实施例中，控制M0SFET4将被称为第一控制M0SFET4，开关M0SFET5将被称为第二控制M0SFET5。第二控制M0SFET5可以是导电类型与晶体管器件的导电类型互补的耗尽型MOSFET。即，当晶体管器件为η型晶体管器件时，开关5为ρ型耗尽型MOSFET。
[0075]图12示出了半导体本体100的透视截面图，其中实现负载M0SFET1的器件区域以及第一控制M0SFET4和第二控制M0SFET5的器件区域。在本实施例中，第一控制M0SFET4为之前在本文中参照图8或图10说明的类型的横向MOSFET。第二控制M0SFET5也实现为横向MOSFET。在本实施例中，开关第二控制M0SFET5的器件拓扑对应于第一控制M0SFET4的器件拓扑。具体而言，第二控制M0SFET5包括源极区域51、本体区域52和漏极区域53，其中源极区域51和本体区域53在半导体本体的横向方向上是远离的并且由本体区域52隔开。源极区域51、本体区域52和漏极区域53具有相同掺杂类型，在其中第二控制M0SFET5为P型耗尽型MOSFET的实施例中为ρ型。至少一个栅极电极54与源极区域51、本体区域52和漏极区域53相邻，并且由栅极电介质55与这些器件区域51-53介电绝缘。第二控制M0SFET5可以包括两个相对的栅极电极54 (如图所示)或者可以包括仅一个栅极电极54。在后一情况中，图12的栅极电极54之一可以由诸如氧化物之类的电介质区域和任选的其它电极之类代替。
[0076]参照图12，开关5的漏极区域53电连接到负载M0SFET1的晶体管单元的场电极31，第二控制M0SFET5的源极区域51连接到控制M0SFET4的漏极区域43，并且第一控制M0SFET4的源极区域41连接到源极端子S。然而，也可以改变第一控制M0SFET4和第二控制M0SFET5在场电极31和源极端子S之间的次序，即，第一控制M0SFET4的漏极43可以连接到场电极31并且第二控制M0SFET5的源极区域51可以连接到源极端子S。
[0077]图13示出了图11的半导体器件的等效电路图。电路图基于图7的电路图并且附加地包括与第一控制M0SFET4串联的第二控制M0SFET5。表示晶体管器件的至少一个常规晶体管单元的第三M0SFET20’和第四M0SFET3’是任选的。
[0078]在图12和图13的晶体管器件中，不仅可以控制在晶体管器件导通之后的预定时间段内可能流动到场电极区域31 (或从场电极区域31流出)的电荷量，而且可以控制在场电极31与源极端子S和栅极端子G之一之间流动的电荷总量。控制在晶体管器件导通后从场电极31流出的电荷实现对输出电容的调节，并且因而实现对晶体管器件的导通电阻的调节。尽管在先前说明的实施例中，可变晶体管单元10的场电极31当可变电阻器的电阻非常高时保持浮置(导致低输出电容但高导通电阻)或者被放电(其中补偿区域32放电的速率可能变化)，但图12和图13的晶体管器件的场电极31可以被部分地放电。因而，可以持续地改变晶体管器件的输出电容和导通电阻。在晶体管器件导通后从场电极31流出的电荷量由第一控制M0SFET4和第二控制M0SFET5来控制。
[0079]下面说明图12和图13的晶体管器件的操作原理。出于说明的目的，假设晶体管器件处于截止状态，从而对场电极31进行了充电。当通过施加适当的栅极-源极电压VGS使晶体管器件导通时，施加到控制端子CC的控制电位限定第一控制M0SFET4的电阻，并且因此限定在预定时间段内可能在场电极31和源极端子S之间流动的电荷量。第二控制M0SFET5限定可以在场电极31和源极端子S之间传送电荷的时间段的持续时间。第二控制M0SFET5通过栅极端子G控制，并且当栅极端子G和源极端子S之间的电压达到第二控制M0SFET5的阈值电压(关断电压)时截止。调节第二控制M0SFET5的阈值电压，使得它低于当晶体管器件处于导通状态时最终施加在栅极端子G和源极端子S之间的栅极-源极电压Ves。在晶体管器件的导通状态下施加在栅极端子G和源极端子S之间的栅极-源极电压例如在5V和20V之间，特别是在7V和15V之间。第二控制M0SFET5的阈值电压低于该电压。
[0080]当晶体管器件导通时，栅极-源极电压Vgs从截止值增加到导通值。在η型晶体管器件中截止值例如为0V，并且导通值对应于前面说明的最终值。当栅极-源极电压Ves增加时，第二控制M0SFET5导通，直到栅极-源极电压达到该第二控制M0SFET5的阈值。在第二控制M0SFET5关断之前的时间段中，可以对场电极31进行放电，其中在预定时间段内从场电极31流到源极端子S的电荷量由第一控制M0SFET4所限定。在第二控制M0SFET5已经关断之后，与施加在控制端子CC和源极端子S之间的控制电压无关，不再对场电极31进行放电。因而，在本实施例中，可以通过第一控制M0SFET4和第二控制M0SFET5来控制在晶体管器件导通之后保留在场电极中的电荷量。
[0081]图14示出了图11的晶体管器件的改型。在图13的晶体管器件中，第一控制M0SFET4和第二控制M0SFET5共享源极区域41、漏极区域43和本体区域42。在本实施例中，两个栅极电极与本体区域42、源极区域41和漏极区域43相邻，即第一控制M0SFET4的至少一个栅极电极44和第二控制M0SFET5的栅极电极54。在本实施例中，控制M0SFET4的至少一个栅极电极44为沟槽电极，如在前面本文结合图8、图10和图12说明的实施例中那样，并且开关的栅极电极54位于第一表面101上方。然而，当然可以改变控制M0SFET4的栅极电极44以及开关的栅极电极54的位置。
[0082]图15图示了图14的经组合的第一控制M0SFET4和第二控制M0SFET5的在截面中的垂直截面图，截面在本体区域42的纵向方向上延伸并且穿过本体区域42、源极区域41和漏极区域43、栅极电极54以及栅极电介质55。
[0083]图16示出了根据另一实施例的晶体管器件的等效电路图。晶体管器件包括另一开关6，另一开关6连接在负载M0SFET1的可变晶体管单元10的栅极电极21 (在图14中未示出)与栅极端子G之间。在图16的等效电路图中这些可变晶体管单元10由第一M0SFET20和第二 M0SFET3表示，从而本实施例中另一开关6连接在晶体管器件的栅极端子G与第一 M0SFET20的栅极节点之间。晶体管器件进一步包括在图16的等效电路图中由第四M0SFET20’和第五M0SFET3’表示的至少一个常规晶体管单元10’(图16中未示出)。至少一个常规晶体管单元的栅极电极直接连接到晶体管器件的栅极端子(由直接连接到栅极端子G的第三M0SFET20’的栅极节点表示)。
[0084]参照先前的说明，在晶体管器件的操作期间出现的电容损耗源自场电极31的充电和放电以及至少一个晶体管单元10的漂移区域11的对应充电和放电，并且源自至少一个晶体管单元10的栅极电极21的充电和放电(栅极-源极电容)。在其中调节可变电阻器4的电阻使得当晶体管器件导通时不对场电极31进行放电的操作场景中，使晶体管单元10去激活。即，晶体管单元10在漂移区域11中不传导电流。由于在该操作场景中不存在场电极31的充电和放电，所以对应晶体管单元10的电容损耗显著降低。在其中将可变电阻器4实现为耗尽型MOSFET的晶体管器件中，可以通过调节在控制端子CC处的控制电位(控制信号)来阻止场电极31的充电和放电，使得耗尽型M0SFET4截止。
[0085]然而，即使在其中当晶体管器件导通时场电极31未放电的操作场景中，也可能仍然存在源自栅极-源极电容的充电和放电的电容损耗。这些源自栅极-源极电容的充电和放电的电容损耗在图16的晶体管器件中可以被阻止，在该晶体管器件中另一开关6连接在至少一个晶体管单元10的栅极电极和栅极端子G之间。参照图16，另一开关6可以实现为M0SFET，特别是实现为耗尽型M0SFET，其由控制端子CC处的控制电位控制并且其负载路径(漏极-源极路径)连接在至少一个晶体管单元10的栅极电极和栅极端子G之间。根据一个实施例，形成另一开关6的MOSFET具有与控制M0SFET4相同的导电类型。S卩，当控制M0SFET4为ρ型耗尽型MOSFET时，形成另一开关6的MOSFET为ρ型耗尽型MOSFET。因而，当控制M0SFET4截止时，另一开关6截止。在这种情况下，不仅场电极31的充电和放电被阻止，而且至少一个晶体管单元10的栅极电极的充电和放电也被阻止。在该操作场景中，可以通过栅极端子G仅控制(使得导通和截止)常规晶体管单元(在图16中由M0SFET20’、3’表示)。
[0086]图17示出了其中被实现为耗尽型MOSFET的负载M0SFET1、控制M0SFET4和另一开关6的半导体本体100的透视截面图。在本实施例中，另一开关6实现为拓扑对应于控制M0SFET4的拓扑的横向MOSFET。即，另一开关6包括同一导电类型的源极区域61、本体区域62和漏极区域63。根据一个实施例，当控制M0SFET4为耗尽型MOSFET时，另一开关为ρ型耗尽型M0SFET，并且负载M0SFET1为η型MOSFET。在这种情况下，源极区域61、本体区域62和漏极区域63为ρ掺杂，其中源极区域61和漏极区域63具有比本体区域62更高的掺杂浓度。在本实施例中，开关6的漏极区域63连接到栅极端子G，源极区域61连接到负载M0SFET1的晶体管单元的栅极电极21，并且至少一个栅极电极64连接到控制端子CC，至少一个栅极电极64由栅极电介质65与源极区域61、本体区域62和漏极区域63介电绝缘。
[0087]可选地，介电层66布置在本体区域62和衬底(漂移区域11)之间。介电区域66可以阻止从栅极端子G到漏极端子D的寄生电流。
[0088]根据图18所示的另一实施例，第二开关7连接在负载M0SFET1的晶体管单元10的栅极电极21与源极端子S之间(关于图18的实施例，另一开关6将被称为第一开关)。参照图7，第二开关7可以实现为导电类型与控制M0SFET4的导电类型互补的增强型M0SFET，并且与晶体管器件具有相同导电类型。即，当控制M0SFET4为ρ型MOSFET并且负载M0SFET1为η型MOSFET时，形成第二开关7的MOSFET为η型MOSFET (图18所示)。
[0089]图19示出了其中实现负载M0SFET1、控制M0SFET4以及第一开关6和第二开关7的半导体本体100的透视截面图。在本实施例中，第二开关7类似于第一开关6那样被实现为拓扑对应于控制M0SFET4的拓扑的横向MOSFET。即，形成第二开关7的MOSFET包括同一导电类型(当M0SFET7为η型MOSFET时为η型)的源极区域71和漏极区域73以及互补导电类型的本体区域72 (当M0SFET7为η型MOSFET时为ρ型)。第二开关M0SFET7与控制M0SFET4和第一开关M0SFET6之一共享栅极电极。在本实施例中，第二开关M0SFET7的源极区域71、本体区域72和漏极区域73位于控制M0SFET4的至少一个栅极电极44和第一开关M0SFET6的至少一个栅极电极64附近并且位于二者之间，其中这些栅极电极44、64都连接到控制端子CC。
[0090]第二开关M0SFET7配置成当第一开关M0SFET6阻断(截止)时传导(导通)。因而，当第一开关M0SFET6截止时第二开关M0SFET7阻止寄生效应对栅极-源极电容充电。
[0091]图20示出了根据另一实施例的晶体管器件的等效电路图。晶体管器件包括多个不同可变晶体管单元组。这些晶体管单元组中的每一组包括对应于本文之前说明的晶体管单元10的至少一个可变晶体管单元。这些可变晶体管单元组中的每一组形成多个负载MOSFETl1U2Un (均包括之前说明的第一 M0SFET20r20n和第二 M0SFET3r3n)中的一个，其中这些负载MOSFET并联连接在漏极端子和源极端子之间，并且这些负载MOSFETl1U2Un中的每一个的栅极端子连接到晶体管器件的栅极端子G。此外，晶体管器件包括多个控制MOSFET+-^，其中控制MOSFET+-^中的每一个耦合到负载MOSFETl1-1n之一并且被配置成以本文之前说明的方式控制对应负载M0SFET1的场电极的充电和放电。各个控制MOSFET具有连接到控制端子CC的栅极电极(栅极端子)。
[0092]可选地，晶体管器件包括在图20的实施例中由第三M0SFET20’和第四M0SFET3’表示的至少一个常规晶体管单元。各个负载MOSFETl1-1n可以附加地包括第一开关6或者第一开关6和第二开关7，如本文之前参照图16至图10说明的那样。然而，这些开关并未在图20中示出。
[0093]各个控制MOSF ETl-l可以具有不同的关断电压。例如参照其中示出一个控制M0SFET4的图7，通过适当地选择本体区域42的宽度和/或本体区域42的掺杂浓度，可以调节控制M0SFET4的关断电压。本体区域42的宽度是本体区域42在与栅极电极44垂直的方向上的尺寸。关断电压随着该宽度减小而减小并且随着该宽度增加而增加。此外，关断电压随着掺杂浓度减小而减小并且随着该掺杂浓度增加而增加。
[0094]在图20的晶体管器件中，通过适当地调节施加到控制端子CC的控制电位，可以使各个负载MOSFETl1-1n激活和去激活。根据一个实施例，各个控制MOSFET+-^具有不同的关断电压并且施加到控制端子CC的控制电位可以具有n+1个不同控制电平。这在图21中示意性示出。
[0095]图21图示了施加到控制端子CC的控制信号V。。的可能的控制电平，并且图示了在对应电平处去激活的负载MOSFET。在图21中，Vrai表示控制电位V。。的第一信号电平。选择该信号电平，使得负载MOSFETl1-1n被去激活。在第二信号电平Vra处第一负载MOSFETli被去激活，在第二信号电平\C2处，第一负载MOSFETii和第二负载MOSFETi2被去激活，并且在第η信号电平Vmi处负载MOSFETl1-1n中的每一个被去激活。在该控制电平Vccn处，仅由常规晶体管单元(图20中M0SFET20’和3’所示)形成的负载M0SFET1。被激活。图20的晶体管器件包括η=3个负载M0SFET。然而，这仅为示例。也可以实现任意其它的多个负载MOSFETo
[0096]通过在每组的晶体管单元的栅极电极和栅极端子G之间连接第一开关并且通过在每组的晶体管单元的栅极电极与源极端子S之间连接可选的第二开关，可以容易地修改图20的晶体管器件。这在图20中示意性地示出，其中第一负载MOSFETii表示第一组第一类型的晶体管单元，并且其中第二负载MOSFETi2表示第二组第一类型的晶体管单元。晶体管器件可以包括更多组第一类型的晶体管单元和第二类型的晶体管单元的组。然而，这些组并未在图20中示出。参照图20，每组晶体管单元具有与之关联的第一开关6p62和第二开关7^7”第一开关6p62连接在栅极端子G与对应组晶体管单元的第一 Mosfetzo1Jo2的栅极节点之间，并且第二开关7p72连接在对应组晶体管单元的第一 Mosfetzo1Jo2的栅极节点与源极端子S之间。每组的第一开关61、62适用于对应组的控制MOSFETld2,使得当对应控制MOSFETld2截止时第一开关61、62截止。相应地，每组的第二开关71、72适用于对应组的第一开关6^6；^,使得当对应第一开关6p62截止时第二开关71、72导通。
[0097]本文之前说明的晶体管器件包括具有至少一个第一类型的晶体管单元10的负载MOSFET和耦合到该至少一个晶体管单元的场电极的控制M0SFET4。负载M0SFET1可以包括诸如几百、几千(103)、几万(14)或几十万(15)个之类的多个晶体管单元10。控制M0SFET4连接到多个这样的晶体管单元的场电极。
[0098]控制M0SFET4并不限于结合包括之前说明的诸如场电极31之类的场电极的晶体管单元来使用，而是也可以结合具有另一类型的耗尽控制区域的晶体管单元来使用，耗尽控制区域诸如导电类型与漂移区域11的导电类型互补的补偿区域33。
[0099]图23示出了其中集成了均具有补偿区域33的多个晶体管单元10的半导体本体100的透视截面图。图23的实施例基于图8的实施例，并且不同于图8实施例之处在于:补偿区域33代替场电极31通过控制M0SFET4耦合到源极端子S和栅极端子G之一。具有补偿区域33的晶体管单元10的操作原理类似于具有场电极31和场电极电介质32的晶体管单元10的操作原理。即，在晶体管器件的截止状态中，补偿区域33类似于场电极31那样，提供漂移区域11中的离子化开放(opened)原子的相反电荷。
[0100]图24中图示了图23的半导体器件的等效电路图。等效电路图基于图7的电路图，其中图7的耗尽型M0SFET3、3’由图23中的JFET30、30’取代。JFET30表示补偿区域33以及漂移区域11的与补偿区域33邻接的那些部分。与本文之前说明的晶体管器件类似，图22中的晶体管器件可以附加地包括常规晶体管单元。常规晶体管单元是具有与栅极端子G和源极端子S之一永久连接的补偿区域(图22中的33)的晶体管单元。图23中的M0SFET20’和JFET30’表示可任选的常规晶体管单元。
[0101]以与参照图7说明的晶体管器件相同的方式，可以修改图24的晶体管器件，晶体管器件包括具有补偿区域作为耗尽控制区域而不是场电极的晶体管单元。根据一个实施例，晶体管器件附加地包括第一开关6和任选的第二开关。这在稍后参照图25进行说明。
[0102]图25示出了晶体管器件的等效电路图，晶体管器件基于图23和图24的晶体管器件。图25的晶体管器件包括第一开关6以及可选地包括本文之前参照两个图16和图18说明的第二开关7。图25的晶体管器件的操作原理对应于图18的晶体管器件的操作原理。图25的晶体管器件与图18的晶体管器件之间的差别在于:M0SFET1的晶体管单元包括补偿区域(图22中的33)而不是场电极31。
[0103]图26示出了其中实现图25的晶体管器件的半导体本体100的透视截面图。图26的晶体管器件基于图19的晶体管器件，并且与图19的晶体管器件不同之处在于:由补偿区域33代替场电极31和对应的场电极电介质32。
[0104]图27示出了实现图25的晶体管器件的另一方式。图27示出了半导体本体的第一截面的垂直截面图和半导体本体100的第二截面的透视截面图。在半导体本体100的第一截面中，实现多个第一类型的晶体管单元10。与在本文之前说明的实施例中类似，每个晶体管单元10实现为垂直晶体管并且包括漂移区域11、源极区域12、布置在漂移区域11和源极区域12之间的本体区域13以及栅极电极21，栅极电极21与本体区域13相邻并且通过栅极电介质22与本体区域13介电绝缘。与在本文之前说明的实施例中类似，栅极电极21为沟槽电极，其布置在从第一表面101延伸到半导体本体100中的沟槽中。
[0105]参照图27，控制M0SFET4包括多个晶体管单元，其中控制M0SFET4的每个晶体管单元布置在半导体本体100的第一表面101与一个补偿区域33之间。控制M0SFET4的每个晶体管单元包括耦合到源极端子S (如图所示)和栅极端子G (未示出)之一的源极区域41、与补偿区域33邻近的漏极区域43、在源极区域41与漏极区域43之间的本体区域42、以及与本体区域42相邻并且通过栅极电介质45与本体区域42介电绝缘的栅极电极44。漏极区域43可以为具有比补偿区域33 (如图所示)更高掺杂浓度的分离区域，或者可以由补偿区域33的一部分形成。在本实施例中，控制M0SFET4的晶体管单元的栅极电极44为沟槽电极。控制MOSFET的各个晶体管单元并联连接。
[0106]参照图27，以本文之前参照图19说明的方式，第一开关6和可选的第二开关7均实现为横向耗尽型MOSFET。第一开关M0SFET6和第二开关M0SFET7共享一个栅极电极64，SP，第一开关M0SFET6的本体区域62与第二开关M0SFET7的本体区域72之间的栅极电极。其它栅极电极84、86是可选的，其它栅极电极84、86分别由电介质层85、87与本体区域62、72介电绝缘并且位于栅极电极64对面。
[0107]图28示出了图27的晶体管器件的改型。在图28的晶体管器件中，每个第一类型的晶体管单元10包括场电极25，场电极25与漂移区域11相邻、与漂移区域11介电绝缘并且耦合到源极端子S。等同地，场电极可以位于横向开关M0SFET6、7的栅极电极64 (84、86)下方。这些场电极也耦合到源极端子S。
[0108]图29示出具有先前说明的晶体管器件并且具有驱动电路9的电路布局，驱动电路9被配置成驱动晶体管器件。在图29的电路中，晶体管器件由参照图7说明的等效电路图表示。然而，也可以使用本文之前说明的晶体管器件的改型中的每一个。
[0109]参照图29,驱动电路9包括第一输出91和第二输出92,第一输出91 I禹合到晶体管器件的栅极端子G，第二输出92耦合到晶体管器件的控制端子CC。根据一个实施例，驱动电路9被配置为依赖于输入信号Sin来使晶体管器件导通和截止，输入信号Sin指示晶体管器件的期望的切换状态。驱动电路9依赖于输入信号Sin生成栅极-源极电压(驱动电压)Ves。驱动电路9进一步被配置为生成施加到控制端子的控制信号V。。。依赖于具体实现，控制信号Vcc可以限定当晶体管器件导通时场电极31放电的速率，或者可以用于使第一类型的晶体管单元激活或去激活。根据一个实施例，驱动电路9依赖于驱动电路9接收到的负载条件信号I。生成控制信号。负载条件信号S。表示晶体管器件的负载条件。根据一个实施例，负载条件信号表示导通状态下通过晶体管器件的负载电流。晶体管器件的负载电流为导通状态下在漏极端子D和源极端子S之间的电流。根据另一实施例，驱动电路被配置成以预定切换频率使晶体管器件周期性地导通和截止。在这种情况下，切换频率限定晶体管器件的负载条件。
[0110]当晶体管器件操作时，出现欧姆损耗和电容损耗。欧姆损耗是源自当晶体管器件处于导通状态时在晶体管器件的漏极端子D和源极端子S之间流动的电流的那些损耗。这些损耗主要依赖于导通电阻。电容损耗源自对晶体管器件中的寄生电容进行充电和放电。第一寄生电容为栅极-源极电容(通常称为Ces)。栅极-源极电容由栅极电极21、栅极电介质22和源极区域12形成。当晶体管器件导通时，栅极电容被充电，并且当晶体管器件截止时，栅极电容被放电。另一寄生电容是场电极31、场电极电介质32和漏极区域11形成的电容。电容可以被视为耗尽型M0SFET3的栅极-源极电容。电容是晶体管器件的漏极-源极电容(通常称为Cds)的一部分，其中漏极-源极电容是晶体管器件的输出电容的一部分(输出电容，通常称为Cres,等于漏极-源极电容Cds加上栅极-漏极电容CeD，其中栅极-漏极电容是栅极电极21和漂移区域11之间的电容)。
[0111]在之前说明的具有限制场电极31的放电的第一开关5和/或包括至少一个第二类型的晶体管单元的那些晶体管器件中，可以调节输出电容和导通电阻。在导通电阻和输出电容之间存在折中在于:随着导通电阻增加，输出电容减小，反之亦然。在包括第一开关5的晶体管器件中，可以通过当晶体管器件导通时仅使得场电极31部分放电来降低输出电容。然而，这增加了导通电阻，因为漂移区域11部分耗尽。
[0112]在包括第一类型和第二类型的晶体管单元的晶体管器件中，通过使第一类型的晶体管单元去激活，可以降低输出电容(并且可以增加导通电阻)。
[0113]根据一个实施例，驱动电路9当负载电流高于预定电流水平时调节第一输出电容(和第一导通电阻)，并且当负载电流低于预定电流水平时调节低于第一输出电容的第二输出电容(和高于第一导通电阻的第二导通电阻)。在这种情况下，随着负载电流增加，导通电阻降低(并且导通损耗降低)。
[0114]根据另一实施例，当切换频率低于预定频率水平时，驱动电路调节第一输出电容(和第一导通电阻)，并且当切换频率高于预定频率水平时，驱动电路调节低于第一输出电容的第二输出电容(和高于第一导通电阻的第二导通电阻)。在这种情况下，随着频率增加，输出电容降低(和电容损耗降低)。
[0115]在之前说明的实施例中，可变电阻器4、第一开关5、第二开关6和第三开关7可以集成在与至少一个第一类型的晶体管单元相同的半导体本体100中。然而，这仅为示例。也可以在一个半导体本体(集成电路)中实现可变电阻器4和开关5-7，并且在另一半导体本体中实现至少一个晶体管单元。
[0116]根据一个实施例，可变电阻器4、第二开关6以及可选的第一开关5和第三开关7中的至少一个的功能集成在驱动电路中。在图30所示的本实施例中，驱动电路9控制场电极31的充电和放电，控制驱动至少一个第一类型的晶体管单元(由图30中的M0SFET20和3表示)，并且独立于驱动至少一个第一类型的晶体管单元而控制驱动至少一个第二类型的晶体管单元(由图30中的M0SFET20和3表示)。
[0117]在图30的实施例中，驱动电路9独立地控制图30中的至少一个可变晶体管单元(由图30中的晶体管20、3表示)的操作和至少一个常规晶体管单元(由晶体管20’、3’表示)的操作。即，驱动电路可以使这些晶体管单元彼此独立地导通和截止。当然，多个可变晶体管单元可以并联连接(在图30中由晶体管20、3表示)并且由驱动电路9驱动，并且多个常规晶体管单元可以并联连接(在图30中由晶体管20’、3’表示)并由驱动电路9驱动。此外，驱动电路9被配置成控制至少一个可变晶体管单元的场电极的充电和放电。场电极在图30中由耗尽型MOSFET3表示。
[0118]根据作为图20的实施例的改型的另一实施例，存在若干组可变晶体管单元，其中驱动电路9独立地控制各个组。即，在图20的实施例的该改型中，驱动电路9独立地控制均表示一组可变晶体管单元的晶体管并且独立地控制均表示一个场电极的耗尽型晶体管3^3#此外，驱动电路9被配置成独立于其他晶体管控制表示至少一个常规晶体管单元的晶体管2(V根据一个实施例，驱动电路9被配置成检测晶体管器件的负载条件，并且被配置成根据负载条件使晶体管单元组去激活。根据一个实施例，驱动电路9根据负载条件改变去激活的组数。负载条件例如由通过晶体管器件的负载电流或者晶体管的期望切换频率表示。
[0119]在前面的描述中，参照所述图的方向使用方向术语，诸如“顶部”、“底部”、“前部”、“后部”、“开头”、“结尾”等。由于可以在大量不同方向上定位实施例的组件，所以方向术语用于说明目的，而决不进行任何限制。将理解到，可以使用其它实施例并且可以进行结构或逻辑的改变，而不脱离本发明的范围。因此下面的详细描述并不是在限制的意义上进行的，并且本发明的范围由所附权利要求限定。
[0120]尽管已经公开了本发明的各种示例性实施例，但本领域技术人员将明白的是，可以进行各种改变和修改，这将实现本发明的一些优势，而不脱离本发明的精神和范围。对于本领域普通技术人员而言，将显而易见的是，可以适当地替代执行相同功能的其它组件。应提及的是，参照特定图说明的特征可以与其它图的特征组合，即使在其中它没有明确提及的情况下也是如此。此外，可以在所有软件实现中、使用适当的处理器指令或在利用硬件逻辑和软件逻辑的组合实现相同结果的混合实现，来实现本发明的方法。旨在通过所附权利要求覆盖对本发明概念的这种改型。
[0121]为容易描述，使用空间相关术语诸如“下方”、“下面”、“低”、“上方”、“上面”等来说明一个元件相对于第二元件的定位。除了图中描述那些不同方向之外，这些术语旨在涵盖器件的不同方向。此外，也可使用诸如“第一”、“第二”等的术语来描述各种元件、区域、部分等，并且也不旨在于进行限制。整个描述中，类似的术语指代类似的元件。
[0122] 如这里使用的，术语“具有”、“含有”、“包括”、“包含”等为开放式术语，其表明所述元件或特征的存在，但不排除附加元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另外清楚地表明。
[0123]考虑上述变型和应用的范围，应理解到，本发明并不受前面的描述限制，也不受附图限制。相反，本发明仅受随后的权利要求和其合法的等同方案限制。
[0124]应理解到的是，除非另外特别指出，否则这里描述的各种实施例的特征可以彼此结合 。
【权利要求】
1.一种晶体管器件，包括: 至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在所述源极区域和所述漂移区域之间的本体区域、漏极区域、与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且由场电极电介质与所述漂移区域介电绝缘的场电极； 耦合到所述至少一个第一类型的晶体管单元的所述栅极电极的栅极端子、耦合到所述至少一个第一类型的晶体管单元的所述源极区域的源极端子、以及被配置成接收控制信号的控制端子； 可变电阻器，连接在所述至少一个第一类型的晶体管单元的所述场电极与所述栅极端子和所述源极端子之一之间，其中所述可变电阻器包括被配置成通过在所述控制端子处接收的所述控制信号进行调节的可变电阻。
2.根据权利要求1所述的晶体管器件，其中所述可变电阻器包括MOSFET。
3.根据权利要求2所述的晶体管器件，其中所述可变电阻器的MOSFET包括源极区域、漏极区域、在所述源极区域与所述漏极区域之间的本体区域、以及与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极。
4.根据权利要求3所述的晶体管器件，其中所述可变电阻器的所述MOSFET是导电类型与所述至少一个第一类型的晶体管单元的所述源极区域的导电类型互补的耗尽型M0SFET。
5.根据权利要求3所述的晶体管器件，其中所述至少一个第一类型的晶体管单元和所述可变电阻器的所述MOSF ET被集成在共同的半导体本体中。
6.根据权利要求5所述的晶体管器件， 其中所述至少一个第一类型的晶体管单元的所述源极区域和所述漏极区域在所述半导体本体的垂直方向上是远离的；以及 其中所述可变电阻器的所述MOSFET的所述源极区域和所述漏极区域在所述半导体本体的横向方向上是远离的。
7.根据权利要求6所述的晶体管器件，其中所述至少一个第一类型的晶体管单元的所述栅极电极和所述可变电阻器的所述MOSFET的所述栅极电极具有相同拓扑。
8.根据权利要求1所述的晶体管器件，包括多个第一类型的晶体管单元，其中所述可变电阻器连接在所述多个第一类型的晶体管单元中的每一个的所述场电极与所述源极端子和所述栅极端子之一之间。
9.根据权利要求1所述的晶体管器件，还包括: 至少一个第二类型的晶体管单元，包括场电极，所述场电极直接耦合到所述栅极端子和所述源极端子之一。
10.根据权利要求1所述的晶体管器件，还包括: 第一开关，与所述可变电阻器串联连接，并且所述第一开关被配置成根据在所述晶体管器件的所述栅极端子处接收的驱动信号而被驱动。
11.根据权利要求1所述的晶体管器件，还包括: 第一可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述栅极端子之间，并且所述第一可控开关被配置成根据所述控制信号而被驱动。
12.根据权利要求11所述的晶体管器件，还包括:第二可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述源极端子之间，并且所述第二可控开关被配置成根据所述控制信号而被驱动。
13.根据权利要求1所述的晶体管器件，包括: 多个晶体管单元组，每个晶体管单元组包括至少一个第一类型的晶体管单元，以及 多个可变电阻器，其中所述多个可变电阻器中的每个可变电阻器连接在一个晶体管单元组的所述至少一个第一类型的晶体管单元的所述场电极与所述栅极端子和所述源极端子之一之间，以及 其中所述多个可变电阻器中的每个可变电阻器包括耗尽型MOSFET，所述耗尽型MOSFET被配置成通过所述控制信号而被驱动，并且其中所述耗尽型MOSFET具有相互不同的关断电压。
14.一种晶体管器件，包括: 至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在所述源极区域与所述漂移区域之间的本体区域、漏极区域、与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻的耗尽控制区域； 耦合到所述至少一 个第一类型的晶体管单元的所述栅极电极的栅极端子、耦合到所述至少一个第一类型的晶体管单元的所述源极区域的源极端子、以及被配置成接收控制信号的控制端子； 可变电阻器，连接在所述至少一个第一类型的晶体管单元的所述耗尽控制区域与所述栅极端子和所述源极端子之一之间，其中所述可变电阻器包括可变电阻，所述可变电阻被配置成通过在所述控制端子处接收的所述控制信号而被调节；以及 第一可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述栅极端子之间，并且所述第一可控开关被配置成根据所述控制信号而被驱动。
15.根据权利要求14所述的晶体管器件，还包括: 第二可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述源极端子之间，并且所述第二可控开关被配置成根据所述控制信号而被驱动。
16.根据权利要求14所述的晶体管器件，其中所述耗尽控制区域选自包括以下项的组: 场电极，由场电极电介质与所述漂移区域介电绝缘；以及 掺杂类型与所述漂移区域的掺杂类型互补的补偿区域。
17.根据权利要求14所述的晶体管器件，还包括: 至少一个第二类型的晶体管单元，包括与所述栅极端子和所述源极端子之一直接耦合的耗尽控制区域。
【文档编号】H01L27/088GK104051462SQ201410096342
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】W·雷吉, H·韦伯, M·特罗伊, G·诺鲍尔, M·珀尔齐尔, M·菲勒梅耶, F·希尔勒 申请人:英飞凌科技奥地利有限公司
【专利摘要】一种晶体管器件，包括：至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且通过场电极电介质与漂移区域介电绝缘的场电极。栅极端子耦合到栅极电极，源极端子耦合到源极区域，并且控制端子被配置成接收控制信号。可变电阻器连接在场电极与栅极端子或源极端子之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。
【专利说明】可调节晶体管器件
【技术领域】
[0001]本发明的实施例涉及晶体管器件，特别是可调节晶体管器件。
【背景技术】
[0002]MOSFET (金属氧化物半导体场效应晶体管)特别是功率MOSFET被广泛用作用于切换电气负载的电子开关或者用作所有种类的开关转换器中的电子开关。功率MOSFET典型地包括均具有第一导电类型的漏极区域、与漏极区域邻接的漂移区域和源极区域，以及布置在漂移区域和源极区域之间的第二导电类型的本体区域。栅极电极用于控制源极区域与漂移区域之间的本体区域中的导电沟道。源极区域电连接到源极电极，源极电极也连接到本体区域，漏极区域电连接到漏极电极。通过向栅极端子施加适当的驱动电位可以使MOSFET导通和截止。
[0003]在特定类型的MOSFET中，场电极布置在漂移区域中并且通过介电层与漂移区域介电绝缘。场电极通常耦合到源极电极。借助于场电极，漂移区域可以比常规MOSFET中更高掺杂，从而导致在给定电压阻挡能力下的减小的导通电阻。减小的导通电阻导致晶体管器件的减少的欧姆损耗。
[0004]然而，场电极增加晶体管器件的输出电容，这增加了在晶体管器件的操作中可能出现的电容损耗。
[0005]因此需要提供具有可以在电容损耗和欧姆损耗方面得以优化的场电极的晶体管器件。
【发明内容】
[0006]第一实施例涉及一种晶体管器件，包括:至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且通过场电极电介质与漂移区域介电绝缘的场电极。栅极端子耦合到至少一个第一类型的晶体管单元的栅极电极，源极端子耦合到至少一个第一类型的晶体管单元的源极区域，并且控制端子被配置成接收控制信号。此外，可变电阻器连接在至少一个第一类型的晶体管单元的场电极与栅极端子和源极端子之一之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。
[0007]第二实施例涉及一种晶体管器件，包括:至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在源极区域和漂移区域之间的本体区域、漏极区域、与本体区域相邻并且通过栅极电介质与本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻的耗尽控制区域。栅极端子耦合到至少一个第一类型的晶体管单元的栅极电极，源极端子耦合到至少一个第一类型的晶体管单元的源极区域，并且控制端子被配置成接收控制信号。此外，可变电阻器连接在至少一个第一类型的晶体管单元的场电极与栅极端子和源极端子之一之间。可变电阻器包括被配置成通过在控制端子处接收的控制信号进行调节的可变电阻。此外，第一可控开关连接在至少一个第一类型的晶体管单元的栅极电极和栅极端子之间并且被配置成根据控制信号进行驱动。
【专利附图】
【附图说明】
[0008]现在将参照【专利附图】
【附图说明】示例。附图用于图示基本原理，所以仅图示了对于理解基本原理所需的方面。附图并不是按照比例绘制的。在附图中，相同的参考标号标示类似的特征。
[0009]图1图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第一实施例。
[0010]图2示出了图示晶体管器件的操作原理的图1的细节。
[0011]图3示出了图示图3的晶体管器件的操作原理的时序图。
[0012]图4图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第二实施例。
[0013]图5图示了包括至少一个晶体管单元和可变电阻器的晶体管器件的第三实施例。
[0014]图6图示了晶体管器件的一个实施例，晶体管器件包括至少一个晶体管单元和实现为耗尽型MOSFET的可变电阻器。
[0015]图7图示了图6的晶体管器件的等效电路图。
[0016]图8图示了晶体管器件的一个实施例，晶体管器件包括多个垂直晶体管单元和实现为横向耗尽型MOSFET的可变电阻器。
[0017]图9详细地示出了图8的晶体管单元的一个实施例。
[0018]图10示出了图9的晶体管器件的改型。
[0019]图11图示了晶体管器件的一个实施例，晶体管器件包括至少一个晶体管单元、可变电阻器和与可变电阻器串联连接的开关。
[0020]图12图示了晶体管器件的一个实施例，晶体管器件包括多个垂直晶体管单元、实现为横向耗尽型MOSFET的可变电阻器和实现为横向耗尽型MOSFET的开关。
[0021]图13图示了图12的晶体管器件的等效电路图。
[0022]图14示出了图12的晶体管器件的改型。
[0023]图15示出了图14的横向耗尽型MOSFET的垂直截面图。
[0024]图16图示了根据另一实施例的晶体管器件的等效电路图。
[0025]图17图示了图16的晶体管器件的一种可能的实现。
[0026]图18图示了根据另一实施例的晶体管器件的等效电路图。
[0027]图19图示了图18的晶体管器件的一种可能的实现。
[0028]图20图示了包括多个晶体管单元组的晶体管器件的等效电路图。
[0029]图21图示了图20的晶体管器件的操作原理。
[0030]图22图示了作为图20的晶体管器件的改型的晶体管器件的等效电路图。
[0031]图23图示了晶体管器件，晶体管器件包括多个垂直晶体管单元和可变电阻器，每个垂直晶体管单元包括补偿区域，可变电阻器被实现为横向耗尽型MOSFET。
[0032]图24示出了图23的晶体管器件的等效电路图。
[0033]图25示出了图24的晶体管器件的改型的等效电路图。
[0034]图26图示了图25的晶体管器件的第一种可能的实现。
[0035]图27图示了图25的晶体管器件的第二种可能的实现。
[0036]图28图示了图25的晶体管器件的第三种可能的实现。
[0037]图29图示了包括晶体管器件和驱动电路的电子电路的第一实施例。
[0038]图30图示了包括晶体管器件和驱动电路的电子电路的第一实施例。
【具体实施方式】
[0039]在下面的详细描述中，参照附图。附图形成描述的一部分并通过图示的方式示出其中可以实施本发明的特定实施例。将理解到的是，除非另外特别指出，否则这里描述的各种实施例的特征可以彼此组合。
[0040]图1示意性地图示了晶体管器件(具体而言是MOSFET器件)的第一实施例。晶体管器件包括至少一个晶体管单元10，其中在半导体本体100中包括漂移区域11、源极区域
12、位于漂移区域11和源极区域12之间的本体区域13以及与漂移区域11相邻的漏极区域14。漏极区域14可以与漂移区域11邻近(如图示)。根据另一实施例，场停止区域15(图1中虚线所示)布置在漂移区域11和漏极区域14之间，场停止区域15具有与漂移区域11相同的掺杂类型，但比漂移区域11更高掺杂。此外，晶体管单元10包括栅极电极21，栅极电极21与本体区域13相邻并且通过栅极电介质22与本体区域13介电绝缘。在常规方式中，栅极电极21用于控制源极区域12和漂移区域11之间的本体区域13中的导电沟道。此外，晶体管单元10包括场电极31，场电极31与漂移区域11相邻并且通过场电极电介质32与漂移区域11介电绝缘。下面在这里更详细地说明场电极的功能。
[0041]参照图1，源极区域12和本体区域13都电连接到源极端子S，漏极区域14电连接到漏极端子D，并且栅极电极21电连接栅极端子G。图1仅示意性地图示了这些电连接。根据一个实施例，晶体管器件包括多个晶体管单元10。通过使各个晶体管单元的源极区域12和本体区域13连接到源极端子S并且通过使各个晶体管单元的栅极电极21连接到栅极端子G，将这些晶体管单元并联连接。此外，如图所示，各个晶体管单元10可以共享漂移区域11和漏极区域14。此外，两个或更多晶体管单元可以共享一个栅极电极21或一个场电极31，并且两个或更多晶体管单元可以共享一个源极区域12和一个本体区域13。在图1的实施例中，用实线图示了两个晶体管单元10。在本实施例中，两个晶体管单元共享栅极电极21和场电极31，并且共同具有漂移区域11和漏极区域14 (然而，图1所示晶体管单元10也可以称为半单元，并且图1中用实线所示的器件拓扑可以被视为一个晶体管单元)。
[0042]图1示出了半导体本体100的垂直截面图，其中实现了至少一个晶体管单元10的器件区域，即源极区域12、本体区域13、漂移区域11和漏极区域14。在本实施例中，晶体管器件为垂直晶体管器件。即，源极区域12和漏极区域14位于半导体本体100的相反表面101、102附近。在本实施例中，源极区域12位于半导体本体100的第一表面101附近，而漏极区域14位于半导体本体100的相反第二表面102附近。然而，将晶体管器件实现为垂直晶体管器件仅为示例，其中源极区域12和漏极区域14在半导体本体100的垂直方向上是远离的。这里公开的基本原理也适用于横向晶体管器件。“横向晶体管器件”为其中源极区域和漏极区域在半导体本体的横向(水平)方向上远离的晶体管器件。
[0043]半导体本体100可以包括常规半导体材料，诸如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)等。
[0044]图1的晶体管器件可以实现为η型晶体管器件(η型MOSFET)或实现为p型晶体管器件(P型MOSFET)。在η型晶体管器件中，源极区域12、漂移区域11和漏极区域14是η掺杂的，并且本体区域13是P掺杂的。在P型晶体管器件中，各个器件区域的掺杂类型与η型晶体管器件的掺杂类型是互补的。即，源极区域12、漂移区域11和漏极区域14是P掺杂的，本体区域13是η掺杂的。此外，晶体管器件可以实现为增强型(通常截止)晶体管器件或实现为耗尽型(通常导通)晶体管器件。在增强型晶体管器件中，掺杂类型与源极区域12和漂移区域11的掺杂类型相反的本体区域13与栅极电介质22相邻，从而晶体管器件仅当栅极电极21在源极区域12和漂移区域11之间的本体区域13中产生反型沟道时处于导通状态。在耗尽型晶体管器件3中，沿着源极区域12和漂移区域11之间的栅极电介质22，存在与源极12和漂移区域11相同掺杂类型的沟道区域16 (图1中虚线所示)。在本实施例中，当栅极电极21在沟道区域16中产生耗尽区域时晶体管器件被阻隔(关断)。
[0045]出于说明的目的，特别是为了说明图1的晶体管器件的操作原理，假设晶体管器件为η型增强型晶体管器件(MOSFET)。然而，操作原理也适用于P型MOSFET或耗尽型M0SFET3。在P型MOSFET的情况下，下面说明的电压的极性不得不反转。出于说明的目的，进一步假设晶体管器件的漏极-源极路径与负载Z串联连接，并且假设与负载Z和晶体管器件的串联电路连接在正向供给电位V+和负向供给电位或参考电位(诸如接地)的端子之间。首先，描述晶体管器件的基本操作原理，其中假设可变电阻器具有零电阻。
[0046]当漏极端子D和源极端子S (漏极-源极电压)之间的电压为正时并且当在栅极端子G和源极端子S之间施加驱动电压(栅极-源极电压)时，晶体管器件处于导通状态(导通)，驱动电压在源极区域12和漂移区域11之间的本体区域13中产生反型沟道。在η型晶体管器件中，使晶体管器件导通的栅极-源极电压Ves是比阈值电压Vth更高的正向电压。阈值电压Vth例如在0.5V和5V之间。在导通状态下，电流从源极区域12流动通过本体区域13、漂移区域11和漏极区域14中的沟道而到达漏极端子D。
[0047]当本体区域13中的导通沟道被阻断时晶体管器件截止。例如当晶体管器件的阈值电压为正向电压时，通过将栅极-源极电压Ves设置为零，换言之通过向栅极端子G施加源极电位，可以使晶体管器件截止。当本体区域13中的导通沟道阻断时，并且当在漏极端子D和源极端子S之间仍然存在正电压时，使漂移区域11和本体区域13之间的ρη结17反向偏置，从而空间电荷区域(耗尽区域)在Pn结17处开始的漂移区域11中扩展。随着耗尽区域在漂移区域11中扩展，漏极-源极电压Vds的电压电平增加。耗尽区域的宽度，作为耗尽区域的在与ρη结17垂直的方向上的尺寸，依赖于使ρη结17反向偏置的漏极_源极电压Vds，其中耗尽区域的宽度随着漏极-源极电压Vds的增加而增加。
[0048]在耗尽区域内，在漂移区域11中存在离子化掺杂剂原子。这些离子化掺杂剂原子当漂移区域11为η掺杂时具有正电荷(并且当漂移区域11为P掺杂时具有负电荷)。漂移区域11中的正电荷对应的负电荷位于ρη结17的另一侧上的本体区域13中。一般而言，当漂移区域11中的离子化掺杂原子和对应的本体区域13中的相反电荷产生的电场达到临界电场时，达到晶体管器件的电压阻挡能力。临界电场是半导体本体100的半导体材料的材料参数。在Pn结17处达到临界电场时的反向偏置电压依赖于漂移区域11的掺杂浓度，并且因此依赖于当向ρη结17施加反向偏置电压时可以离子化的掺杂剂原子的数目。
[0049]在图1的晶体管器件中，漂移区域11中的离子化掺杂原子不仅在本体区域13中找到对应的相反电荷，而且在场电极31中找到对应的相反电荷。场电极31具有与源极电位对应的电位，电位比围绕晶体管器件的截止状态的场电极31的漂移区域11的电位更负。因而，在η型晶体管器件中，在截止状态中，场电极31相对于周围的漂移区域11被负向充电。S卩，电子沿着场电极电介质32在场电极31中积累，其中这些电子提供漂移区域11中的离子化(正向充电)掺杂剂原子的相反电荷。这在图2中进行示意性地图示。
[0050]借助于向漂移区域11中的离子化掺杂剂原子提供相反电荷的场电极31，图1的晶体管器件的漂移区域11可以比不包括场电极的常规晶体管器件的漂移区域更高掺杂，而不降低晶体管器件的电压阻挡能力。因而，在给定电压阻挡能力下，具有场电极31的晶体管器件具有较低的导通电阻(RDS，m)。源极区域12和漏极区域14的掺杂浓度例如在lE19cm_3和lE21cm_3之间，本体区域13的掺杂浓度例如在lE16cm_3和lE18cm_3之间，并且漂移区域11的掺杂浓度例如在lE14cm_3和lE17cm_3之间。
[0051]场电极31、场电极电介质32和与场电极电介质32相邻的漂移区域11的那些区域形成耗尽型M0SFET3，耗尽型M0SFET3包括作为栅极电极的场电极31、作为栅极电介质的场电极电介质32以及作为源极、体和漏极区域的漂移区域11。耗尽型MOSFET的电路符号在图1中示出。在η型晶体管器件中，耗尽型M0SFET3为η型耗尽型M0SFET3。当场电极31的电位相对于漂移区域11的电位为负时该耗尽型M0SFET3开始关断。这在ρη结17反向偏置并且漂移区域11的电位增加时发生。
[0052]图3示出了栅极-源极Ves和漏极-源极电压Vds的示例性时序图，以便图示图1的晶体管器件的操作原理。图3示出了一个切换周期，其中晶体管器件在导通时段Tw期间导通，并且在导通时段Ton之后截止。在导通时段Ton期间，漏极电压Vds与跨负载Z的电压相比较低并且依赖于导通电阻RDS，m和通过负载的电流。典型地，在具有100V和600V之间的电压阻挡能力的晶体管器件中，漏极-源极电压Vds在导通状态下最多为几伏。当晶体管器件截止时，漏极-源极电压增加，直到几乎整个供给电压(在本实施例中为V+)跨晶体管器件下降。漏极-源极电压在栅极-源极电压Ves下降到阈值电压Vth以下之后增加的速率可以通过调节可变电阻器的电阻来进行调节。
[0053]出于说明的目的，假设可变电阻器4可以至少具有两个不同电阻水平，具体为低水平Rl和高水平R4h。在下面更进一步地说明调节可变电阻器的该电阻水平的方式。进一步假设当晶体管器件截止时可变电阻器4具有低电阻水平。低水平使得场电极31被(负向)充电，从而场电极31在晶体管器件处于截止状态时对电荷载流子的补偿作出贡献。为了说明的目的，进一步假设当晶体管器件截止时电阻水平变为高水平并且当在晶体管器件再次导通时停留在高水平上。导通时的高电阻水平使场电极31的放电缓慢下来，从而与其中可变电阻器4在导通时具有低电阻水平的情形相比，晶体管器件从截止状态切换到导通状态更慢。换言之，可变电阻器4的较高电阻水平导致具有漏极-源极电压VDS的相对平滑切换边缘的缓慢切换过程。这是因为漂移区域11中沿着场电极电介质32的耗尽区域相对较慢地消失，从而在导通状态开始时导通电阻相对较高。然而，场电极31最终放电，导致晶体管器件的较低导通电阻。此时或者甚至之前，可以将电阻水平降低到较低水平，直到晶体管器件再次导通。图3示意性地图示了电阻水平的时序图。
[0054]根据图4所示的一个实施例，场电极31耦合到栅极端子G，而不是源极端子S。在截止状态中，当栅极电位(栅极端子G处的电位)对应于源极电位(源极端子S处的电位)时，图3的晶体管器件类似于图1的晶体管器件那样操作。在导通状态下，场电极31具有栅极电位，栅极电位比源极端子S和漏极端子D处的电位高，从而导通状态中的场电极31可以诱发漂移区域11中沿着场电极电介质32的累积沟道。累积沟道有助于进一步降低晶体管器件的导通电阻。例如，晶体管器件实现为具有10V和600V或更大之间的电压阻挡能力。在该类型的晶体管器件中，使晶体管器件导通的栅极-源极电压例如在7V和15V之间，而导通状态下漏极端子D和源极端子S之间的电压通常在3V以下。
[0055]根据图5所示的一个实施例，晶体管器件包括至少一个晶体管单元10，晶体管单元10具有场电极31，场电极31通过可变电阻器4耦合到源极端子S (如图所示)或栅极端子G (未示出)，并且该晶体管器件包括至少一个其它晶体管单元10’，晶体管单元10’具有直接连接到源极端子S (如图所示)或栅极端子G (未示出)的场电极31，并且穿过电导体。导体可以包括导电材料，诸如金属或高掺杂多晶半导体材料。必然地，电导体具有电阻。电阻可以根据温度变化，而该电阻无法以与可以改变可变电阻器的电阻的相同方式通过施加驱动信号来进行变化。在下文中，晶体管单元10将被称为可变晶体管单元(第一类型的晶体管单元)，并且在下文中，晶体管单元10’将被称为常规晶体管单元(第二类型的晶体管单元)。
[0056]图4的晶体管器件中的各个晶体管单元10、10’并联连接。换言之，各个晶体管单元具有连接到源极端子S的源极区域12和本体区域13，并且具有连接到栅极端子的栅极电极21。此外，各个晶体管单元10、10’共同具有漂移区域11和漏极区域14。在图5的晶体管器件中，通过调节电阻水平，可以使具有可变电阻器4的至少一个晶体管单元去激活，从而在晶体管器件第一次截止之后使得场电极31无法放电。当场电极31无法放电时，漂移区域11中沿着场电极电介质32的耗尽区域无法消失，从而永久地阻断了晶体管单元的漂移区域11中的导通沟道，或者使得晶体管单元10在高导通电阻的情况下操作。
[0057]根据图6所示的一个实施例，可变电阻器4包括具有负载路径(漏极-源极路径)和栅极端子G4的耗尽型MOSFET。负载路径连接在场电极31与源极端子S (如图所示)和栅极端子(未示出)之一之间。栅极端子G4连接到控制端子或形成晶体管器件的控制端子CC0控制端子CC被配置成接收驱动信号，其中该驱动信号被配置为调节耗尽型M0SFET4的导通电阻，导通电阻为耗尽型MOSFET的漏极端子D4和源极端子S4之间的电阻。根据一个实施例，当晶体管器件为η型晶体管器件时，耗尽型M0SFET4为ρ型耗尽型MOSFET。参照图6，耗尽型M0SFET4的源极端子S4可以连接到晶体管器件的源极端子S，并且耗尽型M0SFET4的漏极端子D4可以连接到场电极31。
[0058]图7图示了图6的晶体管器件的等效电路图。等效电路图包括串联电路，串联电路具有连接在晶体管器件的源极端子和漏极端子之间的第一 M0SFET20和第二 M0SFET3。串联电路表示图6的至少一个晶体管单元10，其中第一 M0SFET20由栅极电极21、栅极电介质
22、源极区域12和本体区域13以及漂移区域11的一部分形成，所述第一 M0SFET20在本实施例中为η型增强型MOSFET。第二 M0SFET3由漂移区域11的另一部分和至少一个晶体管单元10的漏极区域14、场电极31和场电极电介质32形成，所述第二 M0SFET3在本实施例中为η型耗尽型MOSFET。由至少一个晶体管单元形成的具有第一 M0SFET20和第二 M0SFET3的串联电路在下文中将被称为负载M0SFET1。参照图7，等效电路图进一步包括其它耗尽型M0SFET，其为参照图6说明的ρ型耗尽型M0SFET4。控制负载M0SFET1的场电极的充电和放电的该耗尽型M0SFET4在下文中将被称为控制M0SFET4。控制M0SFET4具有其漏极-源极路径，路径连接在第二 M0SFET3的栅极端子和晶体管器件的源极端子S之间。控制MOSFET的栅极端子G4耦合到控制端子CC。
[0059]通过在漏极端子D和源极端子S之间施加漏极-源极电压并且通过在栅极端子G和源极端子S之间施加适当的驱动电压，图7的晶体管器件可以如常规晶体管器件(常规MOSFET)那样操作。此外，通过控制在控制端子CC处的电位，可以控制对形成负载M0SFET1的至少一个晶体管单元10的场电极31进行充电和放电的过程。
[0060]应注意，除至少一个可变晶体管单元10之外，负载晶体管I还可以包括至少一个常规晶体管单元10’。至少一个常规晶体管单元由具有第三M0SFET20’和第四M0SFET3’的串联电路表示。串联电路与具有第一 M0SFET20和第二 M0SFET3的串联电路不同之处在于:第四M0SFET3’的栅极节点耦合到晶体管器件的源极端子S (如图所示)或栅极端子G (未示出)。
[0061]在以下的论述中，参照【专利附图】
【附图说明】晶体管器件的若干实施例。在这些附图中，仅示出负载M0SFET1的可变晶体管单元10。然而，负载MOSFET也可以包括至少一个常规晶体管单元10’，g卩，负载M0SFETl可以包括至少一个晶体管单元10’，晶体管单元10’具有未连接到控制M0SFET4的场电极31。
[0062]图8示意性地示出了半导体本体100的透视截面图，其中实现负载M0SFET1和控制M0SFET4的若干晶体管单元。如本文之前结合图1说明的那样实现负载M0SFET1的各个晶体管单元10。这些晶体管单元在本实施例中为纵向晶体管单元。即，源极区域12和本体区域13、栅极电极21和栅极电介质22、场电极31和场电极电介质32为伸长区域，均在半导体本体100的水平方向上延伸。负载M0SFET1为垂直MOSFET，是指源极区域12位于半导体本体的第一表面101附近，并且漏极区域14位于半导体本体100的第二表面102附近。
[0063]参照图8，控制M0SFET4为横向M0SFET，包括源极区域41、本体区域42和漏极区域43。源极区域41和漏极区域43在半导体本体的横向方向上是远离的，并且本体区域42位于源极区域41和漏极区域43之间。源极区域41、本体区域42和漏极区域43具有相同的掺杂类型，当负载M0SFET1为η型MOSFET时为该掺杂类型是ρ型。源极区域41和漏极区域43的掺杂浓度例如在lE18cm_3和lE21cm_3之间，并且本体区域42的掺杂浓度例如在IE15cm 3 和 IE17cm 3 之间。
[0064]参照图8，控制M0SFET4进一步包括至少一个栅极电极44，栅极电极44与源极区域41、本体区域42和漏极区域43介电绝缘，并且在半导体本体100的横向方向中从源极区域41到漏极区域43延伸。在图8的实施例中，控制M0SFET4包括两个相反的栅极电极44，从而源极区域41、本体区域42和漏极区域43布置在两个相反栅极电极44之间。然而，这仅为不例。根据另一实施例(未不出)，两个栅极电极44和对应的栅极电介质45之一替换为绝缘材料，诸如氧化物和可选的其它(浮置)电极。
[0065]至少一个栅极电极44电连接到控制端子CC，漏极区域43电连接到负载M0SFET1的场电极31，并且源极区域41电连接到负载M0SFET1的晶体管单元10的源极区域12和源极端子S。在图8的垂直负载M0SFET1中，在半导体本体100中掩埋场电极31。本文以下部分进一步参照图9说明将掩埋场电极31电连接到控制M0SFET4的漏极区域43的一种方式。
[0066]在之前说明的实施例中，一个晶体管单元10的场电极31位于一个共同沟槽中的晶体管单元的栅极电极21下方。然而，这仅为示例。这里公开的基本原理不限于具有在与栅极电极21相同沟槽中的场电极31的负载MOSFET。也可以实现负载M0SFET，使得一个晶体管单元的栅极电极21和场电极31位于分开的沟槽中。
[0067]参照图8，负载M0SFET1和控制M0SFET4的晶体管单元具有类似的栅极结构。即，控制MOSFET类似于负载M0SFET1，包括在至少一个栅极电极44下方的场电极46。场电极46可以连接到晶体管单元的场电极31，或可以连接到另一限定电位，诸如晶体管单元10的源极电位或栅极电位，或连接到控制端子CC。在经济生产晶体管器件方面，实施具有类似栅极结构的负载M0SFET1和控制M0SFET4是有益的。可以使用相同的方法步骤生产负载MOSFETI的栅极电极21和场电极31以及对应的电介质22、32和控制M0SFET4的栅极电极44以及对应的栅极电介质45。
[0068]图8的控制M0SFET4如可变电阻器那样动作，其中可以通过施加到控制端子CC的电位来控制源极区域41和漏极区域43之间的电阻。当在ρ型控制M0SFET4的类型中，控制电位高于源极电位，在本体区域42中沿着栅极电介质45产生耗尽区域，其中源极区域41和漏极区域43之间的本体区域42的电阻增加，因为耗尽区域进一步扩展。随着相对于源极端子S处的电位在控制端子CC处的电位电平增加，耗尽区域进一步扩展。
[0069]图9示出了负载M0SFET1的一个实施例，其中负载M0SFET1的晶体管单元的场电极31可以容易地连接到控制M0SFET4 (控制M0SFET4在图9中未示出)的漏极区域43。在本实施例中，与栅极电极21相比，场电极31在横向方向上进一步延伸，并且包括场电极部分33，场电极部分33与栅极电极21介电绝缘并且延伸到半导体本体的第一表面101。延伸到第一表面101的部分33可以使用例如常规半导体布线技术来电连接到控制M0SFET4的漏极区域43。
[0070]参照图8，半导体本体100可以包括两个半导体层，即形成漏极区域14的第一半导体层110以及第二半导体层120。第一半导体层110可以为半导体衬底，特别是具有漏极区域14的掺杂浓度的高掺杂半导体衬底。第二半导体层120可以为外延层并且可以具有对应于漂移区域11的掺杂浓度的基本掺杂。可以通过在第二半导体层120中的注入和/或扩散技术来生产负载M0SFET1的源极区域12和本体区域13以及控制M0SFET4的源极区域41、本体区域42和漏极区域43。在图8的实施例中，掺杂浓度对应于漂移区域11的掺杂浓度的半导本体区域被布置在控制M0SFET4的场电极46之间。根据图10所示的另一实施例，半导体本体100的垂直方向上的本体区域42延伸到栅极电极44以外并且也与场电极46相邻(并且由将场电极46与半导体本体100绝缘的电介质层47而与场电极46介电绝缘)。在图10的实施例中，控制M0SFET4的本体区域42具有比图8的实施例中更大的截面积，从而图10的控制型M0SFET4具有较低的最小导通电阻。场电极46可以连接到栅极电极44，栅极电极44将连接到控制端子CC。
[0071]在先前说明的实施例中，当电阻低至足以允许电流在栅极和源极端子之一与场电极31之间流动时，可变电阻器4使得场电极31的充电和放电缓慢下来，但无法阻止场电极31完全充电或放电。然而，也可以如允许电流流动(导通状态)或阻止电流流动(截止状态)的开关那样操作可变电阻器4。根据图11所示的另一实施例，开关5与可变电阻器4串联连接。这在可变电阻器4操作为使得场电极31的充电和放电缓慢下来但不阻止电流流动时特别有用。
[0072]参照图11，与可变电阻器4和开关5的串联电路连接在场电极31与晶体管器件的源极端子S (如图10所示)和栅极端子G (图10中未示出)之一之间。在图11的实施例中，可变电阻器4直接连接到场电极31，所以开关5连接在可变电阻器4与源极端子S和栅极端子G之一之间。然而，次序可以改变，使得开关5直接连接到场电极31，并且可变电阻器4连接在开关5与源极端子S和栅极端子G之一之间。
[0073]根据一个实施例，开关5具有耦合到晶体管器件的栅极端子G的控制节点，从而晶体管器件和开关5由施加到晶体管器件的栅极端子G的相同驱动电位所控制。
[0074]该开关5可以为电子开关，特别是MOSFET。在其中可变电阻器4和开关5都实现为MOSFET的这些实施例中，控制M0SFET4将被称为第一控制M0SFET4，开关M0SFET5将被称为第二控制M0SFET5。第二控制M0SFET5可以是导电类型与晶体管器件的导电类型互补的耗尽型MOSFET。即，当晶体管器件为η型晶体管器件时，开关5为ρ型耗尽型MOSFET。
[0075]图12示出了半导体本体100的透视截面图，其中实现负载M0SFET1的器件区域以及第一控制M0SFET4和第二控制M0SFET5的器件区域。在本实施例中，第一控制M0SFET4为之前在本文中参照图8或图10说明的类型的横向MOSFET。第二控制M0SFET5也实现为横向MOSFET。在本实施例中，开关第二控制M0SFET5的器件拓扑对应于第一控制M0SFET4的器件拓扑。具体而言，第二控制M0SFET5包括源极区域51、本体区域52和漏极区域53，其中源极区域51和本体区域53在半导体本体的横向方向上是远离的并且由本体区域52隔开。源极区域51、本体区域52和漏极区域53具有相同掺杂类型，在其中第二控制M0SFET5为P型耗尽型MOSFET的实施例中为ρ型。至少一个栅极电极54与源极区域51、本体区域52和漏极区域53相邻，并且由栅极电介质55与这些器件区域51-53介电绝缘。第二控制M0SFET5可以包括两个相对的栅极电极54 (如图所示)或者可以包括仅一个栅极电极54。在后一情况中，图12的栅极电极54之一可以由诸如氧化物之类的电介质区域和任选的其它电极之类代替。
[0076]参照图12，开关5的漏极区域53电连接到负载M0SFET1的晶体管单元的场电极31，第二控制M0SFET5的源极区域51连接到控制M0SFET4的漏极区域43，并且第一控制M0SFET4的源极区域41连接到源极端子S。然而，也可以改变第一控制M0SFET4和第二控制M0SFET5在场电极31和源极端子S之间的次序，即，第一控制M0SFET4的漏极43可以连接到场电极31并且第二控制M0SFET5的源极区域51可以连接到源极端子S。
[0077]图13示出了图11的半导体器件的等效电路图。电路图基于图7的电路图并且附加地包括与第一控制M0SFET4串联的第二控制M0SFET5。表示晶体管器件的至少一个常规晶体管单元的第三M0SFET20’和第四M0SFET3’是任选的。
[0078]在图12和图13的晶体管器件中，不仅可以控制在晶体管器件导通之后的预定时间段内可能流动到场电极区域31 (或从场电极区域31流出)的电荷量，而且可以控制在场电极31与源极端子S和栅极端子G之一之间流动的电荷总量。控制在晶体管器件导通后从场电极31流出的电荷实现对输出电容的调节，并且因而实现对晶体管器件的导通电阻的调节。尽管在先前说明的实施例中，可变晶体管单元10的场电极31当可变电阻器的电阻非常高时保持浮置(导致低输出电容但高导通电阻)或者被放电(其中补偿区域32放电的速率可能变化)，但图12和图13的晶体管器件的场电极31可以被部分地放电。因而，可以持续地改变晶体管器件的输出电容和导通电阻。在晶体管器件导通后从场电极31流出的电荷量由第一控制M0SFET4和第二控制M0SFET5来控制。
[0079]下面说明图12和图13的晶体管器件的操作原理。出于说明的目的，假设晶体管器件处于截止状态，从而对场电极31进行了充电。当通过施加适当的栅极-源极电压VGS使晶体管器件导通时，施加到控制端子CC的控制电位限定第一控制M0SFET4的电阻，并且因此限定在预定时间段内可能在场电极31和源极端子S之间流动的电荷量。第二控制M0SFET5限定可以在场电极31和源极端子S之间传送电荷的时间段的持续时间。第二控制M0SFET5通过栅极端子G控制，并且当栅极端子G和源极端子S之间的电压达到第二控制M0SFET5的阈值电压(关断电压)时截止。调节第二控制M0SFET5的阈值电压，使得它低于当晶体管器件处于导通状态时最终施加在栅极端子G和源极端子S之间的栅极-源极电压Ves。在晶体管器件的导通状态下施加在栅极端子G和源极端子S之间的栅极-源极电压例如在5V和20V之间，特别是在7V和15V之间。第二控制M0SFET5的阈值电压低于该电压。
[0080]当晶体管器件导通时，栅极-源极电压Vgs从截止值增加到导通值。在η型晶体管器件中截止值例如为0V，并且导通值对应于前面说明的最终值。当栅极-源极电压Ves增加时，第二控制M0SFET5导通，直到栅极-源极电压达到该第二控制M0SFET5的阈值。在第二控制M0SFET5关断之前的时间段中，可以对场电极31进行放电，其中在预定时间段内从场电极31流到源极端子S的电荷量由第一控制M0SFET4所限定。在第二控制M0SFET5已经关断之后，与施加在控制端子CC和源极端子S之间的控制电压无关，不再对场电极31进行放电。因而，在本实施例中，可以通过第一控制M0SFET4和第二控制M0SFET5来控制在晶体管器件导通之后保留在场电极中的电荷量。
[0081]图14示出了图11的晶体管器件的改型。在图13的晶体管器件中，第一控制M0SFET4和第二控制M0SFET5共享源极区域41、漏极区域43和本体区域42。在本实施例中，两个栅极电极与本体区域42、源极区域41和漏极区域43相邻，即第一控制M0SFET4的至少一个栅极电极44和第二控制M0SFET5的栅极电极54。在本实施例中，控制M0SFET4的至少一个栅极电极44为沟槽电极，如在前面本文结合图8、图10和图12说明的实施例中那样，并且开关的栅极电极54位于第一表面101上方。然而，当然可以改变控制M0SFET4的栅极电极44以及开关的栅极电极54的位置。
[0082]图15图示了图14的经组合的第一控制M0SFET4和第二控制M0SFET5的在截面中的垂直截面图，截面在本体区域42的纵向方向上延伸并且穿过本体区域42、源极区域41和漏极区域43、栅极电极54以及栅极电介质55。
[0083]图16示出了根据另一实施例的晶体管器件的等效电路图。晶体管器件包括另一开关6，另一开关6连接在负载M0SFET1的可变晶体管单元10的栅极电极21 (在图14中未示出)与栅极端子G之间。在图16的等效电路图中这些可变晶体管单元10由第一M0SFET20和第二 M0SFET3表示，从而本实施例中另一开关6连接在晶体管器件的栅极端子G与第一 M0SFET20的栅极节点之间。晶体管器件进一步包括在图16的等效电路图中由第四M0SFET20’和第五M0SFET3’表示的至少一个常规晶体管单元10’(图16中未示出)。至少一个常规晶体管单元的栅极电极直接连接到晶体管器件的栅极端子(由直接连接到栅极端子G的第三M0SFET20’的栅极节点表示)。
[0084]参照先前的说明，在晶体管器件的操作期间出现的电容损耗源自场电极31的充电和放电以及至少一个晶体管单元10的漂移区域11的对应充电和放电，并且源自至少一个晶体管单元10的栅极电极21的充电和放电(栅极-源极电容)。在其中调节可变电阻器4的电阻使得当晶体管器件导通时不对场电极31进行放电的操作场景中，使晶体管单元10去激活。即，晶体管单元10在漂移区域11中不传导电流。由于在该操作场景中不存在场电极31的充电和放电，所以对应晶体管单元10的电容损耗显著降低。在其中将可变电阻器4实现为耗尽型MOSFET的晶体管器件中，可以通过调节在控制端子CC处的控制电位(控制信号)来阻止场电极31的充电和放电，使得耗尽型M0SFET4截止。
[0085]然而，即使在其中当晶体管器件导通时场电极31未放电的操作场景中，也可能仍然存在源自栅极-源极电容的充电和放电的电容损耗。这些源自栅极-源极电容的充电和放电的电容损耗在图16的晶体管器件中可以被阻止，在该晶体管器件中另一开关6连接在至少一个晶体管单元10的栅极电极和栅极端子G之间。参照图16，另一开关6可以实现为M0SFET，特别是实现为耗尽型M0SFET，其由控制端子CC处的控制电位控制并且其负载路径(漏极-源极路径)连接在至少一个晶体管单元10的栅极电极和栅极端子G之间。根据一个实施例，形成另一开关6的MOSFET具有与控制M0SFET4相同的导电类型。S卩，当控制M0SFET4为ρ型耗尽型MOSFET时，形成另一开关6的MOSFET为ρ型耗尽型MOSFET。因而，当控制M0SFET4截止时，另一开关6截止。在这种情况下，不仅场电极31的充电和放电被阻止，而且至少一个晶体管单元10的栅极电极的充电和放电也被阻止。在该操作场景中，可以通过栅极端子G仅控制(使得导通和截止)常规晶体管单元(在图16中由M0SFET20’、3’表示)。
[0086]图17示出了其中被实现为耗尽型MOSFET的负载M0SFET1、控制M0SFET4和另一开关6的半导体本体100的透视截面图。在本实施例中，另一开关6实现为拓扑对应于控制M0SFET4的拓扑的横向MOSFET。即，另一开关6包括同一导电类型的源极区域61、本体区域62和漏极区域63。根据一个实施例，当控制M0SFET4为耗尽型MOSFET时，另一开关为ρ型耗尽型M0SFET，并且负载M0SFET1为η型MOSFET。在这种情况下，源极区域61、本体区域62和漏极区域63为ρ掺杂，其中源极区域61和漏极区域63具有比本体区域62更高的掺杂浓度。在本实施例中，开关6的漏极区域63连接到栅极端子G，源极区域61连接到负载M0SFET1的晶体管单元的栅极电极21，并且至少一个栅极电极64连接到控制端子CC，至少一个栅极电极64由栅极电介质65与源极区域61、本体区域62和漏极区域63介电绝缘。
[0087]可选地，介电层66布置在本体区域62和衬底(漂移区域11)之间。介电区域66可以阻止从栅极端子G到漏极端子D的寄生电流。
[0088]根据图18所示的另一实施例，第二开关7连接在负载M0SFET1的晶体管单元10的栅极电极21与源极端子S之间(关于图18的实施例，另一开关6将被称为第一开关)。参照图7，第二开关7可以实现为导电类型与控制M0SFET4的导电类型互补的增强型M0SFET，并且与晶体管器件具有相同导电类型。即，当控制M0SFET4为ρ型MOSFET并且负载M0SFET1为η型MOSFET时，形成第二开关7的MOSFET为η型MOSFET (图18所示)。
[0089]图19示出了其中实现负载M0SFET1、控制M0SFET4以及第一开关6和第二开关7的半导体本体100的透视截面图。在本实施例中，第二开关7类似于第一开关6那样被实现为拓扑对应于控制M0SFET4的拓扑的横向MOSFET。即，形成第二开关7的MOSFET包括同一导电类型(当M0SFET7为η型MOSFET时为η型)的源极区域71和漏极区域73以及互补导电类型的本体区域72 (当M0SFET7为η型MOSFET时为ρ型)。第二开关M0SFET7与控制M0SFET4和第一开关M0SFET6之一共享栅极电极。在本实施例中，第二开关M0SFET7的源极区域71、本体区域72和漏极区域73位于控制M0SFET4的至少一个栅极电极44和第一开关M0SFET6的至少一个栅极电极64附近并且位于二者之间，其中这些栅极电极44、64都连接到控制端子CC。
[0090]第二开关M0SFET7配置成当第一开关M0SFET6阻断(截止)时传导(导通)。因而，当第一开关M0SFET6截止时第二开关M0SFET7阻止寄生效应对栅极-源极电容充电。
[0091]图20示出了根据另一实施例的晶体管器件的等效电路图。晶体管器件包括多个不同可变晶体管单元组。这些晶体管单元组中的每一组包括对应于本文之前说明的晶体管单元10的至少一个可变晶体管单元。这些可变晶体管单元组中的每一组形成多个负载MOSFETl1U2Un (均包括之前说明的第一 M0SFET20r20n和第二 M0SFET3r3n)中的一个，其中这些负载MOSFET并联连接在漏极端子和源极端子之间，并且这些负载MOSFETl1U2Un中的每一个的栅极端子连接到晶体管器件的栅极端子G。此外，晶体管器件包括多个控制MOSFET+-^，其中控制MOSFET+-^中的每一个耦合到负载MOSFETl1-1n之一并且被配置成以本文之前说明的方式控制对应负载M0SFET1的场电极的充电和放电。各个控制MOSFET具有连接到控制端子CC的栅极电极(栅极端子)。
[0092]可选地，晶体管器件包括在图20的实施例中由第三M0SFET20’和第四M0SFET3’表示的至少一个常规晶体管单元。各个负载MOSFETl1-1n可以附加地包括第一开关6或者第一开关6和第二开关7，如本文之前参照图16至图10说明的那样。然而，这些开关并未在图20中示出。
[0093]各个控制MOSF ETl-l可以具有不同的关断电压。例如参照其中示出一个控制M0SFET4的图7，通过适当地选择本体区域42的宽度和/或本体区域42的掺杂浓度，可以调节控制M0SFET4的关断电压。本体区域42的宽度是本体区域42在与栅极电极44垂直的方向上的尺寸。关断电压随着该宽度减小而减小并且随着该宽度增加而增加。此外，关断电压随着掺杂浓度减小而减小并且随着该掺杂浓度增加而增加。
[0094]在图20的晶体管器件中，通过适当地调节施加到控制端子CC的控制电位，可以使各个负载MOSFETl1-1n激活和去激活。根据一个实施例，各个控制MOSFET+-^具有不同的关断电压并且施加到控制端子CC的控制电位可以具有n+1个不同控制电平。这在图21中示意性示出。
[0095]图21图示了施加到控制端子CC的控制信号V。。的可能的控制电平，并且图示了在对应电平处去激活的负载MOSFET。在图21中，Vrai表示控制电位V。。的第一信号电平。选择该信号电平，使得负载MOSFETl1-1n被去激活。在第二信号电平Vra处第一负载MOSFETli被去激活，在第二信号电平\C2处，第一负载MOSFETii和第二负载MOSFETi2被去激活，并且在第η信号电平Vmi处负载MOSFETl1-1n中的每一个被去激活。在该控制电平Vccn处，仅由常规晶体管单元(图20中M0SFET20’和3’所示)形成的负载M0SFET1。被激活。图20的晶体管器件包括η=3个负载M0SFET。然而，这仅为示例。也可以实现任意其它的多个负载MOSFETo
[0096]通过在每组的晶体管单元的栅极电极和栅极端子G之间连接第一开关并且通过在每组的晶体管单元的栅极电极与源极端子S之间连接可选的第二开关，可以容易地修改图20的晶体管器件。这在图20中示意性地示出，其中第一负载MOSFETii表示第一组第一类型的晶体管单元，并且其中第二负载MOSFETi2表示第二组第一类型的晶体管单元。晶体管器件可以包括更多组第一类型的晶体管单元和第二类型的晶体管单元的组。然而，这些组并未在图20中示出。参照图20，每组晶体管单元具有与之关联的第一开关6p62和第二开关7^7”第一开关6p62连接在栅极端子G与对应组晶体管单元的第一 Mosfetzo1Jo2的栅极节点之间，并且第二开关7p72连接在对应组晶体管单元的第一 Mosfetzo1Jo2的栅极节点与源极端子S之间。每组的第一开关61、62适用于对应组的控制MOSFETld2,使得当对应控制MOSFETld2截止时第一开关61、62截止。相应地，每组的第二开关71、72适用于对应组的第一开关6^6；^,使得当对应第一开关6p62截止时第二开关71、72导通。
[0097]本文之前说明的晶体管器件包括具有至少一个第一类型的晶体管单元10的负载MOSFET和耦合到该至少一个晶体管单元的场电极的控制M0SFET4。负载M0SFET1可以包括诸如几百、几千(103)、几万(14)或几十万(15)个之类的多个晶体管单元10。控制M0SFET4连接到多个这样的晶体管单元的场电极。
[0098]控制M0SFET4并不限于结合包括之前说明的诸如场电极31之类的场电极的晶体管单元来使用，而是也可以结合具有另一类型的耗尽控制区域的晶体管单元来使用，耗尽控制区域诸如导电类型与漂移区域11的导电类型互补的补偿区域33。
[0099]图23示出了其中集成了均具有补偿区域33的多个晶体管单元10的半导体本体100的透视截面图。图23的实施例基于图8的实施例，并且不同于图8实施例之处在于:补偿区域33代替场电极31通过控制M0SFET4耦合到源极端子S和栅极端子G之一。具有补偿区域33的晶体管单元10的操作原理类似于具有场电极31和场电极电介质32的晶体管单元10的操作原理。即，在晶体管器件的截止状态中，补偿区域33类似于场电极31那样，提供漂移区域11中的离子化开放(opened)原子的相反电荷。
[0100]图24中图示了图23的半导体器件的等效电路图。等效电路图基于图7的电路图，其中图7的耗尽型M0SFET3、3’由图23中的JFET30、30’取代。JFET30表示补偿区域33以及漂移区域11的与补偿区域33邻接的那些部分。与本文之前说明的晶体管器件类似，图22中的晶体管器件可以附加地包括常规晶体管单元。常规晶体管单元是具有与栅极端子G和源极端子S之一永久连接的补偿区域(图22中的33)的晶体管单元。图23中的M0SFET20’和JFET30’表示可任选的常规晶体管单元。
[0101]以与参照图7说明的晶体管器件相同的方式，可以修改图24的晶体管器件，晶体管器件包括具有补偿区域作为耗尽控制区域而不是场电极的晶体管单元。根据一个实施例，晶体管器件附加地包括第一开关6和任选的第二开关。这在稍后参照图25进行说明。
[0102]图25示出了晶体管器件的等效电路图，晶体管器件基于图23和图24的晶体管器件。图25的晶体管器件包括第一开关6以及可选地包括本文之前参照两个图16和图18说明的第二开关7。图25的晶体管器件的操作原理对应于图18的晶体管器件的操作原理。图25的晶体管器件与图18的晶体管器件之间的差别在于:M0SFET1的晶体管单元包括补偿区域(图22中的33)而不是场电极31。
[0103]图26示出了其中实现图25的晶体管器件的半导体本体100的透视截面图。图26的晶体管器件基于图19的晶体管器件，并且与图19的晶体管器件不同之处在于:由补偿区域33代替场电极31和对应的场电极电介质32。
[0104]图27示出了实现图25的晶体管器件的另一方式。图27示出了半导体本体的第一截面的垂直截面图和半导体本体100的第二截面的透视截面图。在半导体本体100的第一截面中，实现多个第一类型的晶体管单元10。与在本文之前说明的实施例中类似，每个晶体管单元10实现为垂直晶体管并且包括漂移区域11、源极区域12、布置在漂移区域11和源极区域12之间的本体区域13以及栅极电极21，栅极电极21与本体区域13相邻并且通过栅极电介质22与本体区域13介电绝缘。与在本文之前说明的实施例中类似，栅极电极21为沟槽电极，其布置在从第一表面101延伸到半导体本体100中的沟槽中。
[0105]参照图27，控制M0SFET4包括多个晶体管单元，其中控制M0SFET4的每个晶体管单元布置在半导体本体100的第一表面101与一个补偿区域33之间。控制M0SFET4的每个晶体管单元包括耦合到源极端子S (如图所示)和栅极端子G (未示出)之一的源极区域41、与补偿区域33邻近的漏极区域43、在源极区域41与漏极区域43之间的本体区域42、以及与本体区域42相邻并且通过栅极电介质45与本体区域42介电绝缘的栅极电极44。漏极区域43可以为具有比补偿区域33 (如图所示)更高掺杂浓度的分离区域，或者可以由补偿区域33的一部分形成。在本实施例中，控制M0SFET4的晶体管单元的栅极电极44为沟槽电极。控制MOSFET的各个晶体管单元并联连接。
[0106]参照图27，以本文之前参照图19说明的方式，第一开关6和可选的第二开关7均实现为横向耗尽型MOSFET。第一开关M0SFET6和第二开关M0SFET7共享一个栅极电极64，SP，第一开关M0SFET6的本体区域62与第二开关M0SFET7的本体区域72之间的栅极电极。其它栅极电极84、86是可选的，其它栅极电极84、86分别由电介质层85、87与本体区域62、72介电绝缘并且位于栅极电极64对面。
[0107]图28示出了图27的晶体管器件的改型。在图28的晶体管器件中，每个第一类型的晶体管单元10包括场电极25，场电极25与漂移区域11相邻、与漂移区域11介电绝缘并且耦合到源极端子S。等同地，场电极可以位于横向开关M0SFET6、7的栅极电极64 (84、86)下方。这些场电极也耦合到源极端子S。
[0108]图29示出具有先前说明的晶体管器件并且具有驱动电路9的电路布局，驱动电路9被配置成驱动晶体管器件。在图29的电路中，晶体管器件由参照图7说明的等效电路图表示。然而，也可以使用本文之前说明的晶体管器件的改型中的每一个。
[0109]参照图29,驱动电路9包括第一输出91和第二输出92,第一输出91 I禹合到晶体管器件的栅极端子G，第二输出92耦合到晶体管器件的控制端子CC。根据一个实施例，驱动电路9被配置为依赖于输入信号Sin来使晶体管器件导通和截止，输入信号Sin指示晶体管器件的期望的切换状态。驱动电路9依赖于输入信号Sin生成栅极-源极电压(驱动电压)Ves。驱动电路9进一步被配置为生成施加到控制端子的控制信号V。。。依赖于具体实现，控制信号Vcc可以限定当晶体管器件导通时场电极31放电的速率，或者可以用于使第一类型的晶体管单元激活或去激活。根据一个实施例，驱动电路9依赖于驱动电路9接收到的负载条件信号I。生成控制信号。负载条件信号S。表示晶体管器件的负载条件。根据一个实施例，负载条件信号表示导通状态下通过晶体管器件的负载电流。晶体管器件的负载电流为导通状态下在漏极端子D和源极端子S之间的电流。根据另一实施例，驱动电路被配置成以预定切换频率使晶体管器件周期性地导通和截止。在这种情况下，切换频率限定晶体管器件的负载条件。
[0110]当晶体管器件操作时，出现欧姆损耗和电容损耗。欧姆损耗是源自当晶体管器件处于导通状态时在晶体管器件的漏极端子D和源极端子S之间流动的电流的那些损耗。这些损耗主要依赖于导通电阻。电容损耗源自对晶体管器件中的寄生电容进行充电和放电。第一寄生电容为栅极-源极电容(通常称为Ces)。栅极-源极电容由栅极电极21、栅极电介质22和源极区域12形成。当晶体管器件导通时，栅极电容被充电，并且当晶体管器件截止时，栅极电容被放电。另一寄生电容是场电极31、场电极电介质32和漏极区域11形成的电容。电容可以被视为耗尽型M0SFET3的栅极-源极电容。电容是晶体管器件的漏极-源极电容(通常称为Cds)的一部分，其中漏极-源极电容是晶体管器件的输出电容的一部分(输出电容，通常称为Cres,等于漏极-源极电容Cds加上栅极-漏极电容CeD，其中栅极-漏极电容是栅极电极21和漂移区域11之间的电容)。
[0111]在之前说明的具有限制场电极31的放电的第一开关5和/或包括至少一个第二类型的晶体管单元的那些晶体管器件中，可以调节输出电容和导通电阻。在导通电阻和输出电容之间存在折中在于:随着导通电阻增加，输出电容减小，反之亦然。在包括第一开关5的晶体管器件中，可以通过当晶体管器件导通时仅使得场电极31部分放电来降低输出电容。然而，这增加了导通电阻，因为漂移区域11部分耗尽。
[0112]在包括第一类型和第二类型的晶体管单元的晶体管器件中，通过使第一类型的晶体管单元去激活，可以降低输出电容(并且可以增加导通电阻)。
[0113]根据一个实施例，驱动电路9当负载电流高于预定电流水平时调节第一输出电容(和第一导通电阻)，并且当负载电流低于预定电流水平时调节低于第一输出电容的第二输出电容(和高于第一导通电阻的第二导通电阻)。在这种情况下，随着负载电流增加，导通电阻降低(并且导通损耗降低)。
[0114]根据另一实施例，当切换频率低于预定频率水平时，驱动电路调节第一输出电容(和第一导通电阻)，并且当切换频率高于预定频率水平时，驱动电路调节低于第一输出电容的第二输出电容(和高于第一导通电阻的第二导通电阻)。在这种情况下，随着频率增加，输出电容降低(和电容损耗降低)。
[0115]在之前说明的实施例中，可变电阻器4、第一开关5、第二开关6和第三开关7可以集成在与至少一个第一类型的晶体管单元相同的半导体本体100中。然而，这仅为示例。也可以在一个半导体本体(集成电路)中实现可变电阻器4和开关5-7，并且在另一半导体本体中实现至少一个晶体管单元。
[0116]根据一个实施例，可变电阻器4、第二开关6以及可选的第一开关5和第三开关7中的至少一个的功能集成在驱动电路中。在图30所示的本实施例中，驱动电路9控制场电极31的充电和放电，控制驱动至少一个第一类型的晶体管单元(由图30中的M0SFET20和3表示)，并且独立于驱动至少一个第一类型的晶体管单元而控制驱动至少一个第二类型的晶体管单元(由图30中的M0SFET20和3表示)。
[0117]在图30的实施例中，驱动电路9独立地控制图30中的至少一个可变晶体管单元(由图30中的晶体管20、3表示)的操作和至少一个常规晶体管单元(由晶体管20’、3’表示)的操作。即，驱动电路可以使这些晶体管单元彼此独立地导通和截止。当然，多个可变晶体管单元可以并联连接(在图30中由晶体管20、3表示)并且由驱动电路9驱动，并且多个常规晶体管单元可以并联连接(在图30中由晶体管20’、3’表示)并由驱动电路9驱动。此外，驱动电路9被配置成控制至少一个可变晶体管单元的场电极的充电和放电。场电极在图30中由耗尽型MOSFET3表示。
[0118]根据作为图20的实施例的改型的另一实施例，存在若干组可变晶体管单元，其中驱动电路9独立地控制各个组。即，在图20的实施例的该改型中，驱动电路9独立地控制均表示一组可变晶体管单元的晶体管并且独立地控制均表示一个场电极的耗尽型晶体管3^3#此外，驱动电路9被配置成独立于其他晶体管控制表示至少一个常规晶体管单元的晶体管2(V根据一个实施例，驱动电路9被配置成检测晶体管器件的负载条件，并且被配置成根据负载条件使晶体管单元组去激活。根据一个实施例，驱动电路9根据负载条件改变去激活的组数。负载条件例如由通过晶体管器件的负载电流或者晶体管的期望切换频率表示。
[0119]在前面的描述中，参照所述图的方向使用方向术语，诸如“顶部”、“底部”、“前部”、“后部”、“开头”、“结尾”等。由于可以在大量不同方向上定位实施例的组件，所以方向术语用于说明目的，而决不进行任何限制。将理解到，可以使用其它实施例并且可以进行结构或逻辑的改变，而不脱离本发明的范围。因此下面的详细描述并不是在限制的意义上进行的，并且本发明的范围由所附权利要求限定。
[0120]尽管已经公开了本发明的各种示例性实施例，但本领域技术人员将明白的是，可以进行各种改变和修改，这将实现本发明的一些优势，而不脱离本发明的精神和范围。对于本领域普通技术人员而言，将显而易见的是，可以适当地替代执行相同功能的其它组件。应提及的是，参照特定图说明的特征可以与其它图的特征组合，即使在其中它没有明确提及的情况下也是如此。此外，可以在所有软件实现中、使用适当的处理器指令或在利用硬件逻辑和软件逻辑的组合实现相同结果的混合实现，来实现本发明的方法。旨在通过所附权利要求覆盖对本发明概念的这种改型。
[0121]为容易描述，使用空间相关术语诸如“下方”、“下面”、“低”、“上方”、“上面”等来说明一个元件相对于第二元件的定位。除了图中描述那些不同方向之外，这些术语旨在涵盖器件的不同方向。此外，也可使用诸如“第一”、“第二”等的术语来描述各种元件、区域、部分等，并且也不旨在于进行限制。整个描述中，类似的术语指代类似的元件。
[0122] 如这里使用的，术语“具有”、“含有”、“包括”、“包含”等为开放式术语，其表明所述元件或特征的存在，但不排除附加元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另外清楚地表明。
[0123]考虑上述变型和应用的范围，应理解到，本发明并不受前面的描述限制，也不受附图限制。相反，本发明仅受随后的权利要求和其合法的等同方案限制。
[0124]应理解到的是，除非另外特别指出，否则这里描述的各种实施例的特征可以彼此结合 。
【权利要求】
1.一种晶体管器件，包括: 至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在所述源极区域和所述漂移区域之间的本体区域、漏极区域、与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻并且由场电极电介质与所述漂移区域介电绝缘的场电极； 耦合到所述至少一个第一类型的晶体管单元的所述栅极电极的栅极端子、耦合到所述至少一个第一类型的晶体管单元的所述源极区域的源极端子、以及被配置成接收控制信号的控制端子； 可变电阻器，连接在所述至少一个第一类型的晶体管单元的所述场电极与所述栅极端子和所述源极端子之一之间，其中所述可变电阻器包括被配置成通过在所述控制端子处接收的所述控制信号进行调节的可变电阻。
2.根据权利要求1所述的晶体管器件，其中所述可变电阻器包括MOSFET。
3.根据权利要求2所述的晶体管器件，其中所述可变电阻器的MOSFET包括源极区域、漏极区域、在所述源极区域与所述漏极区域之间的本体区域、以及与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极。
4.根据权利要求3所述的晶体管器件，其中所述可变电阻器的所述MOSFET是导电类型与所述至少一个第一类型的晶体管单元的所述源极区域的导电类型互补的耗尽型M0SFET。
5.根据权利要求3所述的晶体管器件，其中所述至少一个第一类型的晶体管单元和所述可变电阻器的所述MOSF ET被集成在共同的半导体本体中。
6.根据权利要求5所述的晶体管器件， 其中所述至少一个第一类型的晶体管单元的所述源极区域和所述漏极区域在所述半导体本体的垂直方向上是远离的；以及 其中所述可变电阻器的所述MOSFET的所述源极区域和所述漏极区域在所述半导体本体的横向方向上是远离的。
7.根据权利要求6所述的晶体管器件，其中所述至少一个第一类型的晶体管单元的所述栅极电极和所述可变电阻器的所述MOSFET的所述栅极电极具有相同拓扑。
8.根据权利要求1所述的晶体管器件，包括多个第一类型的晶体管单元，其中所述可变电阻器连接在所述多个第一类型的晶体管单元中的每一个的所述场电极与所述源极端子和所述栅极端子之一之间。
9.根据权利要求1所述的晶体管器件，还包括: 至少一个第二类型的晶体管单元，包括场电极，所述场电极直接耦合到所述栅极端子和所述源极端子之一。
10.根据权利要求1所述的晶体管器件，还包括: 第一开关，与所述可变电阻器串联连接，并且所述第一开关被配置成根据在所述晶体管器件的所述栅极端子处接收的驱动信号而被驱动。
11.根据权利要求1所述的晶体管器件，还包括: 第一可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述栅极端子之间，并且所述第一可控开关被配置成根据所述控制信号而被驱动。
12.根据权利要求11所述的晶体管器件，还包括:第二可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述源极端子之间，并且所述第二可控开关被配置成根据所述控制信号而被驱动。
13.根据权利要求1所述的晶体管器件，包括: 多个晶体管单元组，每个晶体管单元组包括至少一个第一类型的晶体管单元，以及 多个可变电阻器，其中所述多个可变电阻器中的每个可变电阻器连接在一个晶体管单元组的所述至少一个第一类型的晶体管单元的所述场电极与所述栅极端子和所述源极端子之一之间，以及 其中所述多个可变电阻器中的每个可变电阻器包括耗尽型MOSFET，所述耗尽型MOSFET被配置成通过所述控制信号而被驱动，并且其中所述耗尽型MOSFET具有相互不同的关断电压。
14.一种晶体管器件，包括: 至少一个第一类型的晶体管单元，包括漂移区域、源极区域、布置在所述源极区域与所述漂移区域之间的本体区域、漏极区域、与所述本体区域相邻并且由栅极电介质与所述本体区域介电绝缘的栅极电极、以及与所述漂移区域相邻的耗尽控制区域； 耦合到所述至少一 个第一类型的晶体管单元的所述栅极电极的栅极端子、耦合到所述至少一个第一类型的晶体管单元的所述源极区域的源极端子、以及被配置成接收控制信号的控制端子； 可变电阻器，连接在所述至少一个第一类型的晶体管单元的所述耗尽控制区域与所述栅极端子和所述源极端子之一之间，其中所述可变电阻器包括可变电阻，所述可变电阻被配置成通过在所述控制端子处接收的所述控制信号而被调节；以及 第一可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述栅极端子之间，并且所述第一可控开关被配置成根据所述控制信号而被驱动。
15.根据权利要求14所述的晶体管器件，还包括: 第二可控开关，连接在所述至少一个第一类型的晶体管单元的所述栅极电极与所述源极端子之间，并且所述第二可控开关被配置成根据所述控制信号而被驱动。
16.根据权利要求14所述的晶体管器件，其中所述耗尽控制区域选自包括以下项的组: 场电极，由场电极电介质与所述漂移区域介电绝缘；以及 掺杂类型与所述漂移区域的掺杂类型互补的补偿区域。
17.根据权利要求14所述的晶体管器件，还包括: 至少一个第二类型的晶体管单元，包括与所述栅极端子和所述源极端子之一直接耦合的耗尽控制区域。
【文档编号】H01L27/088GK104051462SQ201410096342
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】W·雷吉, H·韦伯, M·特罗伊, G·诺鲍尔, M·珀尔齐尔, M·菲勒梅耶, F·希尔勒 申请人:英飞凌科技奥地利有限公司
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