半导体元件的利记博彩app
【专利摘要】本发明的目的在于提供一种在能够大幅改善导通电阻和击穿电压之间的折衷关系的超级结半导体元件中能够提高抗击穿能力的半导体元件。漏极·漂移部（2）大致相当于成为元件活性部（21）的p基极区域（3a）的正下方部分，为交替重复第一n型区域（2a）和第一p型区域（2b）并接合而成的第一并列pn结构。漏极·漂移部（2）的四周为第二并列pn结构的元件边缘部（22）。元件边缘部（22），通过交替重复并接合与漏极·漂移部（2）的第一并列pn结构相连续而取向的第二n型区域（12a）和第二p型区域（12b）而成。n缓冲层（11）设置于第一、二并列pn结构与n+漏极层（1）之间。在元件边缘部（22）中的n缓冲层（11）的内部，选择性地设置有p缓冲层（17）。
【专利说明】半导体元件
【技术领域】
[0001]本发明涉及一种半导体元件。
【背景技术】
[0002]通常，半导体元件被分类为在单面具有电极的横向半导体元件、以及在双面具有电极的纵型半导体元件。纵型半导体元件在导通状态时漂移电流的流动方向与断开状态时由反向偏置电压导致的耗尽层的伸展方向相同。例如，在通常的平面栅极结构的η沟道纵型 MOSFET (MOSFET:Metal Oxide Semiconductor Field Effect Transistor:M0S 型电场效应晶体管)中，高电阻的η—漂移层部分在导通状态时被用作使漂移电流流向纵向的区域。因此，如果缩短该η_漂移层的电流通路，则由于漂移电阻降低，因此可以得到能够降低MOSFET的实际导通电阻的效果。
[0003]另一方面，就高电阻的η_漂移层部分而言，在断开状态时耗尽而提高耐压。因此，如果η—漂移层变薄，则由于从P基极区域与η—漂移层之间的pn结扩展的漏极-基极之间耗尽层的扩展幅度变窄，快速达到硅的临界电场强度，因此会导致耐压降低。相反，在耐压较高的半导体元件中，由于η—漂移层较厚，因此导通电阻变大，损失会增加。这样，在导通电阻和耐压之间存在权衡关系。
[0004]众所周知，该权衡关系在IGBT (绝缘栅型双极晶体管)或者双极晶体管或者二极管等半导体元件中也同样成立。另外，该权衡关系在导通状态时漂移电流的流动方向和断开状态时反向偏压导致的耗尽层的伸展方向不同的横向半导体元件中也同样成立。
[0005]作为由上述权衡关系导致的问题的解决方法，众所周知的是，使漂移层形成为将提高了杂质浓度的η型漂移区域和P型分隔区域交替地重复接合而构成的并列pn结构的超级结半导体元件(例如，参照下述专利文献I?3)。在这种结构的半导体元件中，即使并列Pn结构的杂质浓度较高，在断开状态时，由于耗尽层从沿并列pn结构的纵向延伸的各个pn结朝横向扩展，耗尽整个漂移层，所以能够得到较高的耐压。
[0006]另一方面，如果是包含二极管的半导体装置或者如桥接电路那样利用了内置于MOSFET等的内置二极管的电路，在二极管的反向恢复过程中即使产生较高的di/dt也需要使元件不至于遭受破坏。作为这种问题的解决方法，有以下提案:通过使元件边缘部的并列pn结构的载流子寿命比元件活性部的并列pn结构的载流子寿命短，并降低从元件边缘部流向元件活性部的电流来提高抗击穿能力(例如，参照下述专利文献4?6)。在下述专利文献6中，虽然记载有关于集成二极管和MOSFET的方法，但却未记载在与MOSFET的耐压区域相对的漏极区域形成P型区域的方案。
[0007]以下，对如此应用了局部寿命技术的以往的超级结MOSFET的结构进行说明。图18为表示以往的纵型MOSFET的结构的截面图。图18为下述专利文献5的图12。如图18所示，在背面侧的漏极电极113导电接触的低电阻的n+漏极层101的上方，设置有第I并列pn结构的漏极.漂移部102。在漏极.漂移部102的表面层上，选择性地设置有成为元件活性部121的高杂质浓度的P基极区域103。[0008]漏极?漂移部102大致相当于成为元件活性部121的多个阱的P基极区域103的正下方部分，其为以重复间距PlOl在衬底的沿面方向将向衬底的厚度方向取向的层状纵型的第一 η型区域102a和向衬底的厚度方向取向的层状纵型的第一 P型区域102b交替地重复接合而成的第一并列pn结构。在第一并列pn结构的衬底表面侧，设置有由P基极区域103、P+接触区域105、n+源极区域106、栅极绝缘膜107以及栅极电极层108构成的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构、及源极电极110。符号109为层间绝缘膜。
[0009]漏极.漂移部102的四周为由第二并列pn结构构成的元件边缘部122。元件边缘部122通过与漏极?漂移部102的第一并列pn结构相连续并以重复间距PlOl在衬底的沿面方向将向衬底的厚度方向取向的层状纵型的第二 η型区域112a和向衬底的厚度方向取向的层状纵型的第二 P型区域112b交替地重复接合而成。第一并列pn结构和第二并列pn结构，其重复间距PlOl大致相同，而且杂质浓度也大致相同。
[0010]在第二并列pn结构的表面设置有氧化膜115。在氧化膜115上形成有从源极电极110延长的场电极FP，并覆盖第二并列pn结构。在元件边缘部122的外侧形成有与n+漏极层101相连接的η型沟道截断区域114，在η型沟道截断区域114中导电接触有截断电极116。第二并列pn结构及η型沟道截断区域114为载流子寿命比第一并列pn结构更短的区域(用剖面线表示的部分)
[0011][专利文献I]美国专利第5216275号说明书
[0012][专利文献2]美国专利第5438215号说明书
[0013][专利文献3]日本特开平9-266311号公报
[0014][专利文献4]日本特开2003-224273号公报
[0015][专利文献5]日本特开2004-22716号公报
[0016][专利文献6]日本特许第4743447号公报
【发明内容】
[0017]然而，在上述专利文献4~6中，通过使元件边缘部122的第二并列pn结构的载流子寿命比元件活性部121的第一并列pn结构的载流子寿命短来减少元件边缘部122的载流子蓄积量，并提高对于由第一 P型区域102b和第一 η型区域102a构成的内置二极管的反向恢复过程中的反向恢复电流的局部集中的抗击穿能力，但是，由于缩短元件边缘部122的第二并列pn结构的载流子寿命，致使断开状态时的漏电流变大，其结果，存在损失增大的问题。另外，当断开状态时的漏电流变得过大时，存在由热击穿导致元件受损的问题。
[0018]本发明的目的在于提供一种半导体元件，为解决上述现有技术中的问题，所述半导体元件，在能够大幅改善导通电阻和耐压的权衡关系的超级结半导体元件中，能够提高抗击穿能力。
[0019]为解决上述课题并达到本发明的目的，本发明的半导体元件具有以下特征。所述半导体元件包含:元件 活性部，其存在于衬底的第一主面侧，主动或被动地使电流流动;第一导电型的低电阻层，其存在于所述衬底的第二主面侧；以及纵型漂移部，其介于所述元件活性部和所述低电阻层之间，在导通状态下漂移电流向纵向流动，而在断开状态下被耗尽。所述纵型漂移部呈由向所述衬底的厚度方向取向的第一纵型第一导电型区域和向所述衬底的厚度方向取向的第一纵型第二导电型区域交替地重复接合而成的第一并列pn结构。所述半导体元件，还具备元件边缘部，其在所述纵型漂移部的周围介于所述第一主面和所述低电阻层之间，在导通状态下为大致非电路区域，而在断开状态下被耗尽。在所述第一并列pn结构和所述低电阻层之间，在所述元件活性部至所述元件边缘部，设置有电阻比所述低电阻层高的第一导电型层。在所述元件边缘部的所述第一导电型层的内部选择性地设置有第二导电型层。
[0020]另外，本发明的半导体元件，其特征为，在上述发明中，所述第二导电型层从所述元件活性部和所述元件边缘部的边界设置在整个所述元件边缘部的外周。
[0021]另外，本发明的半导体元件，其特征为，在上述发明中，所述元件边缘部呈由向所述衬底的厚度方向取向的第二纵型第一导电型区域和向所述衬底的厚度方向取向的第二纵型第二导电型区域交替地重复接合而成的第二并列Pn结构。所述第二导电型层与所述第二并列Pn结构分离而配置。
[0022]另外，本发明的半导体元件，其特征为，在上述发明中，所述第二并列pn结构的从所述第一主面起算的深度比所述第一并列pn结构的从所述第一主面起算的深度浅。所述第二导电层通过设置于所述第二并列Pn结构与所述第一导电型层之间的第一导电型区域，与所述第二并列Pn结构分离。
[0023]根据上述发明，通过在元件边缘部的η缓冲层(第一导电型层)的内部选择性地设置P缓冲层(第二导电型层)来抑制从衬底背面侧的η+漏极层(低电阻层)向第二并列pn结构的电子注入，同时抑制从衬底表面侧的最外周P基极区域向第二并列pn结构的空穴的注入。据此，能够减少元件边缘部的载流子蓄积量，并能够缓和在内置二极管的反向恢复过程中向最外周P基极区域的电流聚集。
[0024]根据本法明的半导体元件，可以取得能够提高抗击穿能力的效果。
【专利附图】
【附图说明】
[0025]图1为显示实施方式I的半导体元件的结构的截面图；
[0026]图2为显示实施方式I的半导体元件在制造过程中的状态的截面图；
[0027]图3为显示实施方式I的半导体元件在制造过程中的状态的截面图；
[0028]图4为显示实施方式I的半导体元件在制造过程中的状态的截面图；
[0029]图5为显示实施方式I的半导体元件在制造过程中的状态的截面图；
[0030]图6为显示实施方式I的半导体元件在制造过程中的状态的截面图；
[0031]图7为显示实施方式2的半导体元件的结构的截面图；
[0032]图8为显示实施方式2的半导体元件在制造过程中的状态的截面图；
[0033]图9为显示实施方式2的半导体元件在制造过程中的状态的截面图；
[0034]图10为显示实施方式2的半导体元件在制造过程中的状态的截面图；
[0035]图11为显示实施方式2的半导体元件在制造过程中的状态的截面图；
[0036]图12为显示实施方式3的半导体元件的结构的截面图；
[0037]图13为显示实施方式3的半导体元件在制造过程中的状态的截面图；
[0038]图14为显示实施方式3的半导体元件在制造过程中的状态的截面图；
[0039]图15为显示实施方式3的半导体元件在制造过程中的状态的截面图；[0040]图16为显示实施方式3的半导体元件在制造过程中的状态的截面图；
[0041]图17为显示实施方式4的半导体元件的结构的截面图；
[0042]图18为显示以往的纵型MOSFET的结构的截面图。
[0043]符号说明
[0044]In+漏极层
[0045]2漏极.漂移部
[0046]2a第一 η型区域
[0047]2b第一 P型区域
[0048]3aP基极区域
[0049]3b最外周P基极区域
[0050]4表面η型漂移区域
[0051]5P+接触区域 [0052]6η+源极区域
[0053]7栅极绝缘膜
[0054]8栅极电极层
[0055]9层间绝缘膜
[0056]10源极电极
[0057]11η缓冲层
[0058]12a第二 η型区域
[0059]12b第二 P型区域
[0060]13漏极电极
[0061]14η型沟道截断区域
[0062]15氧化膜
[0063]16截断电极
[0064]17、41、
[0065]61,81 P 缓冲层
[0066]21元件活性部
[0067]22元件边缘部
[0068]42η 型块体区域(bulk region)
[0069]43P型表面降场区域
[0070]62a第三η型区域
[0071]62b第三P型区域
[0072]63a第四η型区域
[0073]63b第四P型区域
[0074]64η型区域
[0075]A元件活性部21和元件边缘部22的边界位置
[0076]F P场电极
[0077]P I元件活性部的第一并列pn结构的重复间距
[0078]P 2元件边缘部的第二~四并列pn结构的重复间距[0079]t I P基极区域3a的衬底表面侧的宽度的一半的宽度【具体实施方式】
[0080]下面，参照附图具体说明本发明的半导体元件的较佳实施方式。在本说明书及附图中，在标记为η或P的层或者区域中，分别意味着电子或者空穴为多个载流子。另外，在η或者P中附加的+及-分别意味着其与未附加+及-的层或者区域相比为高杂质浓度及低杂质浓度。另外，在下面的实施方式的说明及附图中，对相同的构成赋予相同的符号，并省略重复说明。
[0081](实施方式I)
[0082]关于实施方式I的半导体元件的结构，以平面栅极结构的η沟道纵型MOSFET为例进行说明。图1为显示实施方式I的半导体元件的结构的截面图。图1所示的实施方式I的半导体元件为，在衬底背面侧导电接触有漏极电极13的低电阻η+漏极层(低电阻层)I上，依次层积η缓冲层(第I导电型层)11以及第I并列pn结构的漏极.漂移部(纵型漂移部)2而成的超级结M0SFET。衬底是指下述的外延衬底。
[0083]在漏极?漂移部2的衬底表面侧(相对于η缓冲层11的相反一侧)的表面层，选择性地设置有成为元件活性部21的高杂质浓度的P基极区域3a。在P基极区域3a内部的衬底表面侧，选择性地设置有高杂质浓度的P+接触区域5及n+源极区域6。n+源极区域6在阱状的P基极区域3a中形成为比P+接触区域5浅，构成双重扩散型MOS部。
[0084]在P基极区域3a的被夹在漏极?漂移部2和η.源极区域6之间的部分的表面上，通过栅极绝缘膜7设置有聚晶硅等栅极电极层8。源极电极10通过在层间绝缘膜9上开设的接触孔并跨过P基极区域3a及n+源极区域6而导电接触。另外，在未图示的部分，在栅极电极层8的上方导电接触有金属膜的栅极电极布线。
[0085]漏极?漂移部2大致相当于成为元件活性部21的多个阱的P基极区域3a的正下方部分，其为以重复间距Pl向衬底的沿面方向将向衬底的厚度方向取向的层状纵型的第一 η型区域(第一纵型第一导电型区域)2a和向衬底的厚度方向取向的层状纵型的第一 P型区域(第一纵型第二导电型区域)2b交替地重复接合而成的第一并列pn结构。
[0086]任意一个第一 η型区域2a，其上端(衬底表面侧的端部)达到P基极区域3a的夹隙区域即表面η型漂移区域4，其下端(衬底背面侧的端部)与η缓冲层11相接。达到表面η型漂移区域4的第一 η型区域2a，在导通状态下为电路区域，而其余的第一 η型区域2a大致形成为非电路区域。另外，第一 P型区域2b，其上端与P基极区域3a的阱底面相接，其下端与η缓冲层11相接。
[0087]漏极.漂移部2的周围为由第二并列pn结构形成的元件边缘部22。元件边缘部22与漏极.漂移部2的第一并列pn结构相连续，并以重复间距P2在衬底的沿面方向上将向衬底的厚度方向取向的层状纵型的第二 η型区域(第二纵型第一导电型区域)12a和向衬底的厚度方向取向的层状纵型的第二 P型区域(第二纵型第二导电型区域)12b交替地重复接合而成。
[0088]第二并列pn结构是为了较容易地实现高耐压化(在断开状态时，为了使从P基极区域3a、3b及n_漂移层之间的pn结扩展的漏极-基极间的耗尽层容易扩展)而设置的。第二并列Pn结构的杂质浓度比第一并列pn结构的杂质浓度低。第二并列pn结构的重复间距P2比第一并列pn结构的重复间距Pl窄。在第二并列pn结构的表面(衬底表面侧的表面)设置有氧化膜15。
[0089]氧化膜15形成为其膜厚从漏极?漂移部2向元件边缘部22阶段性地变厚。在该氧化膜15的上方形成有从源极电极10延长的场电极FP，并覆盖第二并列pn结构。在元件边缘部22的外侧形成有η型沟道截断区域14，在η型沟道截断区域14的衬底表面侧导电接触有截断电极16。
[0090]在第一、第二并列pn结构与η+漏极层I之间设置有η缓冲层11，其在断开状态时抑制漏极-基极之间的耗尽层而使其达不到η+漏极层I。η缓冲层11延长到元件边缘部22的外周(衬底侧面)，与η型沟道截断区域14相连接。在元件边缘部22中的η缓冲层11的内部，选择性地设置有P缓冲层(第二导电型层)17。P缓冲层17具有在断开状态时抑制从衬底背面侧的η+漏极层I向第二并列pn结构的电子注入的功能。P缓冲层17没有与第二并列Pn结构及n+漏极层I相接。
[0091]另外，较为理想的是，P缓冲层17的内侧端部延长到元件活性部21与元件边缘部22的边界。其理由是，因为能够进一步减少从夹着电场较高的最外周P基极区域3b与第二并列pn结构而相对的衬底背面侧附近的η+漏极层I向第二并列pn结构注入的电子。元件活性部21与元件边缘部22的边界是指，从最外周P基极区域3b内侧的衬底表面侧的端部向外侧距离P基极区域3a的衬底表面侧的宽度的一半的宽度tl的位置A。另外，P缓冲层17与第二并列pn结构之间在深度方向的距离为，断开状态时向元件边缘部22扩展的耗尽层达不到P缓冲层17的距离。
[0092]虽然并不特别限定，但是，例如在实施方式I的超级结MOSFET为耐压600V级的情况下，各个部分的尺寸及杂质浓度采用下面的值。漏极.漂移部2的厚度(深度方向)为35.0 μ m,第一 η型区域2a及第一 p型区域2b的宽度为7.0 μ m (重复间距Pl为14.0 μ m),第一 η型区域2a及第一 P型区域2b的杂质浓度为3.0 X 1015cm_3。元件边缘部22的第二并列pn结构的厚度(深度方向)为35.0 μ m，第二 η型区域12a及第二 P型区域12b的宽度为3.5 μ m(重复间距P2为7.0 μ m)，第二 η型区域12a及第二 p型区域12b的杂质浓度为
1.0XlO1W30元件边缘部22的宽度为200 μ m。
[0093]p基极区域3a、3b的扩散深度为3.0 μ m，其表面杂质浓度为3.0 X IO17CnT3。n+源极区域6的扩散深度为0.2 μ m，其表面杂质浓度为3.0 X 102°cm_3。P+接触区域5的扩散深度为
0.6 μ m，其表面杂质浓度为1.0 X IO1W30表面η型漂移区域4的扩散深度为2.5 μ m，其表面杂质浓度为2.0X1016cm_3。n+漏极层I的厚度为300μπι，其杂质浓度为1.0X1019cm_3。η缓冲层11的厚度为9 μ m，其杂质浓度为1.0X1015Cm_3。p缓冲层17的厚度为5 μ m，其杂质浓度为3.0 X 1015cm^3on型沟道截断区域14的宽度为30.0ym,其杂质浓度为6.0 X IO1W0
[0094]上述并列pn结构的杂质浓度(杂质量)是，准确地说意味着载流子浓度(载流子量)。通常，在进行充分激活的区域，杂质浓度与载流子浓度可以视为相同。同样地，在进行充分激活的区域，杂质量和载流子量可以视为相等。因此，在本说明书中，为了说明的便利，设杂质浓度包括载流子浓度，另外设杂质量包括载流子量。
[0095]下面，对实施方式I的超级结半导体元件的电气特性进行说明。通常，在超级结MOSFET中，在由第一 P型区域和第一 η型区域构成的内置二极管反向恢复(栅极和源极在短路的状态下向内置的二极管上从正方向朝反方向施加电压)时，在第一并列pn结构夹断的同时，蓄积载流子被排放到P基极区域及n+漏极层。为此，在内置二极管反向恢复时，在元件活性部中载流子枯竭。另一方面，在元件边缘部中，由于耗尽层伴随外加电压的上升而缓缓地扩展，处于载流子(蓄积载流子)残留在中性区域的状态。此外，随着耗尽层向元件边缘部的外侧扩展，残留在中性区域的蓄积载流子集中流入电场较高的最外侧的P基极区域(以下，称为最外周P基极区域)，因此反向恢复能力受到限制。
[0096]载流子之所以蓄积在元件边缘部，是因为相对于从衬底表面侧的最外周P基极区域注入到第二并列pn结构的空穴(Hole)，从衬底背面侧的n+漏极层向第二并列pn结构注入电子。因此，如果能够抑制从衬底背面侧的n+漏极层向第二并列pn结构的电子的注入，则元件边缘部的载流子蓄积量减少，能够缓和向最外周P基极区域的电流聚集。例如，在图18所示的以往的超级结MOSFET中，通过应用向元件边缘部122照射电子线或氦(He)、质子(H+)等而导入作为寿命控制剂的结晶缺陷的局部寿命技术，并使元件边缘部122的第二并列Pn结构的载流子寿命比元件活性部121的第一并列pn结构的载流子寿命短而促进蓄积载流子的重组，从而减少元件边缘部122的载流子蓄积量。
[0097]另一方面，在实施方式I的超级结MOSFET中，通过在元件边缘部22中的η缓冲层11内部选择性地设置P缓冲层17，根据由P缓冲层17与η缓冲层11之间的pn结产生的势垒而抑制从衬底背面侧的n+漏极层I向第二并列pn结构的电子的注入，并减少元件边缘部22的载流子蓄积量。另外，在实施方式I的超级结MOSFET中，由于未使元件边缘部22的第二并列Pn结构的载流子寿命比元件活性部21的第一并列pn结构的载流子寿命短，因此，断开状态时的漏电流较小，能够降低损失。假设，即使缩短第一、第二并列Pn结构整体的载流子寿命，由于不必将元件边缘部22的第二并列pn结构的载流子寿命缩短成应用局部寿命技术而缩短元件边缘部的第二并列pn结构的载流子寿命的以往的超级结MOSFET程度，因此能够抑制断开状态时的漏电流大幅增大的情况。
[0098]下面，对实施方式I的超级结半导体元件的制造方法进行说明。图2?6为显示实施方式I的半导体元件在制造过程中的状态的截面图。首先，如图2所示，在成为n+漏极层I的例如300 μ m左右厚的n+半导体衬底上，使成为η缓冲层11的η外延层11_1生长。然后，如图3所示，在η外延层11-1上，形成例如250Α厚的屏蔽氧化(SiO2)膜31。然后，在屏蔽氧化膜31上，形成与P缓冲层17的形成区域相对应的部分为开口的抗蚀剂掩膜32。
[0099]然后，从屏蔽氧化膜31上向暴露于抗蚀剂掩膜32开口部的η外延层11_1离子注入例如硼(B)等P型杂质，在η外延层11-1的表面层选择性地形成成为P缓冲层17的P杂质层33。接着，如图4所示，在去除抗蚀剂掩膜32及屏蔽氧化膜31之后，在η外延层11_1上进一步使η外延层11-2生长，使其能够覆盖P杂质层33。据此，形成由η外延层11_1、11-2构成的η缓冲层11。然后，在η缓冲层11上形成屏蔽氧化膜34。
[0100]然后，如图5所示，通过热处理激活P杂质层33，从而形成在元件边缘部22中的η缓冲层11内部的P缓冲层17。接着，去除屏蔽氧化膜34。然后，如图6所示，通过通常的多级外延生长法，在η缓冲层11上形成第一、第二并列pn结够以及η型沟道截断区域14。具体地说，首先，在η缓冲层11上使η外延层生长。然后，在η外延层上形成屏蔽氧化膜(未图示)，从屏蔽氧化膜上向η外延层的整个面离子注入例如磷(P)等η型杂质。
[0101]然后，在η外延层上，基于第一、第二并列pn结构的重复间距Ρ1、Ρ2形成对应于第一、第二 P型区域2b、12b的形成区域的部分被开口的抗蚀剂掩膜(未图示)。然后，从屏蔽氧化膜上向暴露于抗蚀剂掩膜开口部的η外延层离子注入例如硼等P型杂质，在η外延层的内部选择性地形成P型杂质区域。此外，重复进行预定次数的使η外延层生长的工序到在η外延层的内部形成P型杂质区域的工序之后(多级外延处理)，在最表层进一步层积密封用的η外延层(保护层持久处理)。
[0102]然后，在密封用的η外延层上形成氧化膜15后，通过热处理激活在η外延层的内部形成的各个P型杂质区域。通过该激活处理，使通过多级外延处理而层积的各个η外延层间与深度方向相对的P型杂质区域彼此相连接，形成第一、第二 P型区域2b、12b。另外，残留于第一、第二 P型区域2b、12b之间的η外延层成为第一、第二 η型区域2a、12a。据此，形成第一、第二并列pn结构。
[0103]通过到此为止的工序，制造出在成为n+漏极层I的n+半导体衬底上层积η缓冲层11，并在η缓冲层11上层积第一、第二并列pn结构以及η型沟道截断区域14而成的外延衬底。然后，根据通常的方法，通过在该外延衬底的表面侧(第一、第二并列pn结构侧)形成元件活性部21的MOS栅极结构以及表面电极(源极电极10等)，在背面侧(n+漏极层I侦D形成背面电极(漏极电极13)，从而完成图1所示的超级结M0SFET。
[0104]如上所述，根据实施方式1，通过在元件边缘部的η缓冲层内部选择性地设置P缓冲层，抑制从衬底背面侧的η+漏极层向第二并列pn结构的电子的注入，随之抑制从衬底表面侧的最外周P基极区域向第二并列Pn结构的空穴的注入。据此，能够减少元件边缘部的载流子蓄积量，并能够缓和在内置二极管的反向恢复过程中向最外周P基极区域的电流聚集。因此，能够提高反向恢复能力(抗击穿能力)。另外，由于不必像以往那样使元件边缘部的第二并列Pn结构的载流子寿命比元件活性部的第一并列pn结构的载流子寿命短，因此断开状态时的漏电流变得比以往小，能够使损失变小。
[0105](实施方式2)
[0106]以下，对实施方式2的超级结半导体元件的结构进行说明。图7为显示实施方式2的半导体元件的结构的截面图。实施方式2的超级结半导体元件与实施方式I的超级结半导体元件的不同点有以下两点。第一不同点为:设置与第一并列pn结构相连续的η型块体区域42来替代第二并列pn结构，并在η型块体区域42的衬底表面侧的表面层设置P型表面降场(resurf)区域43。第二不同点为:p缓冲层41的外侧端部延长到元件边缘部22的外周(衬底侧面)。
[0107]η型块体区域42为设置在整个元件活性部21和元件边缘部22的第一并列pn结构和设置在元件边缘部22的最外侧的η型沟道截断区域14之间的区域。P型表面降场区域43选择性地设置在η型块体区域42的衬底表面侧的表面层，与最外周P基极区域3b相接。氧化膜15设置于η型块体区域42及P型表面降场区域43的表面(衬底表面侧的表面)。P缓冲层41设置在η缓冲层11的内部，例如从元件活性部21与元件边缘部22的边界设置在整个元件边缘部22的外周。P缓冲层41也可以与η型块体区域42及η型沟道截断区域14相接。实施方式2的超级结半导体元件的第一、第二不同点以外的结构，与实施方式I的超级结半导体元件相同。
[0108]下面，对实施方式2的超级结半导体元件的制造方法进行说明。图8?11为显示实施方式2的半导体元件在制造过程中的状态的截面图。首先，如图8所示，在成为η+漏极层I的例如300 μ m左右厚的η+半导体衬底上，使η缓冲层11外延生长。然后，如图9所示，在η缓冲层11上，形成例如250Α厚的屏蔽氧化膜51。然后，在屏蔽氧化膜51上形成与P缓冲层41的形成区域相对应的部分开口的抗蚀剂掩膜52。
[0109]接着，从屏蔽氧化膜51上向暴露于抗蚀剂掩膜52的开口部的η缓冲层11离子注入例如硼等P型杂质，在η缓冲层11的表面层选择性地形成成为P缓冲层41的P杂质层53。然后，如图10所示，去除抗蚀剂掩膜52及屏蔽氧化膜51。然后，如图11所示，与实施方式I相同，根据通常的多级外延生长法，在η缓冲层11上形成第一并列pn结构、η型块体区域42以及η型沟道截断区域14。
[0110]在该多级外延处理中，只要使不形成P型区域的部分(即，成为第一 η型区域2a、n型块体区域42及η型沟道截断区域14的部分)被抗蚀剂掩膜覆盖而形成图案即可。η缓冲层11内部的P杂质层53，例如通过用于激活通过多级外延处理而形成的第一并列pn结构的热处理而被激活而成为P缓冲层41。用于形成P缓冲层41的热处理，也可以在多级外延处理之前进行。然后，根据通常的方法，通过形成元件活性部21的MOS栅极结构、表面电极、元件边缘部22的P型表面降场区域43及背面电极，完成图7所示的超级结M0SFET。
[0111]如上所述,根据实施方式2，即使元件边缘部为由η型块体区域构成的块体结构，只要在η缓冲层的一部分设置有P缓冲层，则能够得到与实施方式I相同的效果。另外，根据实施方式2，通过从元件活性部和元件边缘部的边界在整个元件边缘部的外周设置P缓冲层，与在元件边缘部的η缓冲层内的一部分设置P缓冲层相比，大幅降低了从衬底背面侧的η+漏极层向第二并列pn结构的电子的注入，能够减少载流子的蓄积量。
[0112](实施方式3)
[0113]以下，对实施方式3的超级结半导体元件的结构进行说明。图12为显示实施方式3的半导体元件的结构的截面图。实施方式3的超级结半导体元件与实施方式I的超级结半导体元件的不同点有以下两点。第一不同点为:元件边缘部22的并列pn结构的深度朝向外周逐渐变浅。第二不同点为:通过在元件边缘部22的并列pn结构变浅的区域形成的η型区域(第一导电型区域)64，从而使元件边缘部22的并列pn结构和p缓冲层分离。
[0114]在元件边缘部22中，在第二并列pn结构的外侧设置有与第二并列pn结构连续的第三并列Pn结构，该第三并列pn结构由以重复间距P2向衬底的厚度方向取向的层状纵型第三η型区域62a和向衬底的厚度方向取向的层状纵型第三P型区域62b在衬底的沿面方向交替地重复接合而成。第三并列pn结构的从衬底表面起算的深度比第二并列pn结构的从衬底表面起算的深度浅。第二并列pn结构的从衬底表面起算的深度也可以比第一并列pn结构的从衬底表面起算的深度浅。
[0115]此外，在第三并列pn结构的外侧设置有与第三并列pn结构连续的第四并列pn结构，该第四并列Pn结构由以重复间距P2在衬底的沿面方向将向衬底的厚度方向取向的层状纵型的第四η型区域63a和向衬底的厚度方向取向的层状纵型的第四P型区域63b交替地重复接合而成。第四并列pn结构的从衬底表面起算的深度也比第三并列pn结构的从衬底表面起算的深度浅。第二?第四的并列Pn结构，其重复间距P2大致相同。
[0116]通过形成在元件边缘部22的第三、第四并列pn结构变浅的区域的η型区域(第一导电型区域)64，使元件边缘部22的并列pn结构的第三、第四p型区域62b、63b和p缓冲层61分离。通过η型区域64分离第二、第三、第四并列pn结构的第二、第三、第四p型区域12b、62b、63b和P缓冲层61，从而能够防止p缓冲层61对耗尽层的影响。为此，即使在η缓冲层11的内部设置有P缓冲层61，耗尽层的扩展也不会通过P缓冲层61而得到抑制。因此，很容易确保较高的耐压。P缓冲层61优选与第二、第三、第四并列pn结构的第二、第三、第四P型区域12b、62b、63b分离，也可以设置于η型区域64与η缓冲层11的边界。实施方式3的超级结半导体元件的第一、第二不同点以外的结构，与实施方式I的超级结半导体元件相同。
[0117]下面，对实施方式3的超级结半导体元件的制造方法进行说明。图13?16为显示实施方式3的半导体元件在制造过程中的状态的截面图。首先，如图13所示，在成为η+漏极层I的例如300 μ m左右厚的η+半导体衬底上，使η缓冲层11外延生长。然后，如图14所示，在η缓冲层11上，形成例如250人厚的屏蔽氧化膜71。然后，在屏蔽氧化膜71上形成与P缓冲层61的形成区域相对应的部分开口的抗蚀剂掩膜72。
[0118]然后，从屏蔽氧化膜71上向暴露于抗蚀剂掩膜72的开口部的η缓冲层11离子注入例如硼等P型杂质，在η缓冲层11的表面层选择性地形成成为P缓冲层61的P杂质层73。然后，如图15所示，在去除抗蚀剂掩膜72之后，通过热处理激活P杂质层73，从而在η缓冲层11的内部形成P缓冲层61。用于形成P缓冲层61的热处理，也可以与随后用于激活通过多级外延处理形成的第一、第二并列pn结构的热处理同时进行。然后，去除屏蔽氧化膜71。
[0119]然后，如图16所示，与实施方式I相同，根据通常的多级外延生长法在η缓冲层11上形成第一?第四并列Pn结构、η型区域64及η型沟道截断区域14。在该多级外延处理中，只要使不形成P型区域的部分(即，成为第一?第四η型区域2a、12a、62a、63a、n型区域64及η型沟道截断区域14的部分)被抗蚀剂掩膜覆盖而形成图案即可。然后，根据通常的方法，通过形成元件活性部21的MOS栅极结构、表面电极及背面电极，完成图12所示的超级结 MOSFET。
[0120]如上所述，根据实施方式3，能够得到与实施方式I相同的效果。
[0121](实施方式4)
[0122]下面，对实施方式4的超级结半导体元件的结构进行说明。图17为显示实施方式4的半导体元件的结构的截面图。实施方式4的超级结半导体元件与实施方式I的超级结半导体元件的不同点为:在η+漏极层I的内部以与η缓冲层11相接的方式设置P缓冲层81,或者在η+漏极层I和η缓冲层11的边界设置ρ缓冲层81。即，ρ缓冲层81通过η缓冲层11与第二并列Pn结构分离。图17显示在n+漏极层I的内部设置ρ缓冲层81的情况。实施方式4的超级结半导体元件的其余结构，与实施方式I的超级结半导体元件相同。
[0123]下面，对实施方式4的超级结半导体元件的制造方法进行说明。首先，在成为η+漏极层I的例如300 μ m左右厚的η+半导体衬底上，形成屏蔽氧化膜(未图示)。然后，在屏蔽氧化膜上形成与P缓冲层81的形成区域相对应的部分开口的抗蚀剂掩膜(未图示)。此外，从屏蔽氧化膜上向暴露于抗蚀剂掩膜的开口部的η+漏极层I离子注入例如硼等ρ型杂质，在η+漏极层I的表面层选择性地形成成为ρ缓冲层81的ρ杂质层(未图示)。
[0124]然后，通过热处理激活η+漏极层I内部的P杂质层，在η+漏极层I的表面层形成P缓冲层81。用于形成P缓冲层81的热处理也可以与随后的用于激活通过多级外延处理而形成的第一、第二并列pn结构的热处理同时进行。然后，去除抗蚀剂掩膜及屏蔽氧化膜。然后，在n+漏极层I上使η缓冲层11外延生长而使其覆盖ρ缓冲层81。然后，与实施方式I相同地，依次实施多级外延处理以后的工序，完成图17所示的超级结MOSFET。
[0125]如上所述，根据实施方式4，能够得到与实施方式I相同的效果。
[0126]在以上的本发明中，在衬底的第一主面侧形成的元件活性部为，例如在纵型MOSFET的情况下为包括在第一主面侧形成反转层的沟道扩散层和源极区域的开关部，其指在漂移部的第一主面侧具有导通和非导通的选择功能的有源部分或者无源部分，所以，本发明并不限定于MOSFET，还能够适用于FWD或者肖特基二极管等。另外，在各个实施方式中虽然设定第一导电型为η型、第二导电型为ρ型，但是本发明即使设定第一导电型为P型、第二导电型为η型也同样成立。
[0127]如上所述，本发明的半导体元件可应用于大功率半导体装置，特别是，可应用于强力半导体装置，所述强力半导体装置可以使在漂移部中具有并列pn结构的MOSFET等兼备较高的击穿强度和大电流容量。
【权利要求】
1.一种半导体元件，其特征在于，包含: 元件活性部，其存在于衬底的第一主面侧，主动或被动地使电流流动； 第一导电型的低电阻层，其存在于所述衬底的第二主面侧； 纵型漂移部，其介于所述元件活性部和所述低电阻层之间，在导通状态下漂移电流沿纵向流动，而在断开状态下被耗尽，所述纵型漂移部呈由向所述衬底的厚度方向取向的第一纵型第一导电型区域和向所述衬底的厚度方向取向的第一纵型第二导电型区域交替地重复接合而成的第一并列Pn结构； 元件边缘部，其在所述纵型漂移部的周围介于所述第一主面和所述低电阻层之间，在导通状态下大致为非电路区域，而在断开状态下被耗尽； 第一导电型层，其在所述第一并列Pn结构和所述低电阻层之间设置在整个所述元件活性部和所述元件边缘部，而且其电阻比所述低电阻层高；以及 第二导电型层，其选择性地设置在所述元件边缘部的所述第一导电型层的内部。
2.根据权利要求1所述的半导体元件，其特征在于，所述第二导电型层从所述元件活性部和所述元件边缘部的边界设置在整个所述元件边缘部的外周。
3.根据权利要求1或2所述的半导体元件，其特征在于，所述元件边缘部呈由向所述衬底的厚度方向取向的第二纵型第一导电型区域和向所述衬底的厚度方向取向的第二纵型第二导电型区域交替地重复接合而成的第二并列pn结构，所述第二导电型层与所述第二并列pn结构分开配置。
4.根据权利要求3所述的半导体元件，其特征在于，所述第二并列pn结构的从所述第一主面起算的深度比所述第一并列pn结构的从所述第一主面起算的深度浅，所述第二导电型层通过设置于所述第二并列pn结构与所述第一导电型层之间的第一导电型区域，与所述第二并列pn结构分开。
【文档编号】H01L29/78GK103928519SQ201410019520
【公开日】2014年7月16日 申请日期:2014年1月16日 优先权日:2013年1月16日
【发明者】大西泰彦 申请人:富士电机株式会社