多层传输线的利记博彩app

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【专利摘要】一种基板包括被布置成传输电信号的第一传输线并包括第一和第二迹线以及第一介电层。第一和第二迹线通过第一介电层彼此隔开。一种印刷电路板包括：被布置成传输电信号的第一传输线，该第一传输线包括第一、第二和第三迹线；以及第一介电层。第一和第二迹线通过第一介电层与第三迹线隔开。
【专利说明】多层传输线
[0001]发明背景
[0002]1.发明领域
[0003]本发明涉及传输线，其有时被称为波导。更具体地，本发明涉及印刷电路板(PCB)上的多层传输线。
[0004]2.相关技术描述
[0005]当前连接器研发受在较小空间内越来越快的数据率驱动。设置在PCB上的传输线需要越来越小，由此需要越来越紧的制造公差。随着相邻传输线之间的空间减小，在相邻传输线之间需要更多的串扰隔离。较大的信号密度的需求也适用于互连的电连接器。
[0006]考虑一种PCB阵列互连，其中PCB在至少一端上连接至电连接器。电连接器包括触头的阵列，这些触头与PCB上的接触焊盘形成接触，以使信号可通过PCB和电连接器传输。电连接器中的较小触头节距对用于PCB上的传输线的接触焊盘而言需要较小的PCB空间。随着对传输线更小的PCB空间，难题是维持相邻传输线之间的隔离，同时必须应对更紧的制造公差以控制几何形状并维持阻抗完整性。通过PCB的传播和从PCB至电连接器的转变这两者均影响所传输的信号。
[0007]图1-3示出在PCB 100上的一对传输线101、102。每条传输线101、102包括一对親合的微带(microstrip) 101a、101b和102a、102b，它们用于传输差分信号，其中成对f禹合的微带101a、101b和102a、102b耦合至彼此。为了提供相邻传输线101、102之间可接受的串扰隔离，公认的产业实践是使用薄介电层103以在地平面104(它是图2和图3中的底层)以及成对耦合的微带101a、101b和102a、102b之间建立强电磁场耦合。包括在传输线之间的地平面105并具有由通路106构成的通路标杆篱笛(via picket fence)的中间接地结构也是可接受的串扰隔离所必需的。
[0008]随着微带宽度和介电层厚度减小，需要更紧的制造公差来满足阻抗需求。当前，PCB制造商可提供下至0.00270.002”-0.00370.003”精度的宽度/迹线，公差为±20%。不正确的阻抗特征是发现PCB在制造期间不可接受的最大原因。高速数据传输通道的几何形状被规定以取得±5%的更紧阻抗公差；然而，PCB制造商倾向于±10%阻抗公差以允许更少的缺陷。具有落在阻抗公差之外的阻抗的PCB必须报废，这增加了 PCB的制造成本。
[0009]在图1-3的几何形状中，地平面104直接在成对耦合的微带101a、101b和102a、102b之下的近端限定通过成对耦合的微带101a、101b和102a、102b和地平面104传输的差分信号的电磁场。由于PCB 100和电连接器的不同几何形状造成的阻抗不匹配，成对于从PCB 100至电连接器(未示出)的差分信号传输来说是不利的。下面讨论的现有技术差分共面迹线201a、20lb和202a、202b尝试解决这个问题。
[0010]图4-6示出PCB 200上的一对传输线201、202。每条传输线201、202包括一对迹线201a、201b和202a、202b，用以传输差分信号，其中成对迹线201a、201b和202a、202b作为共面差分对耦合至彼此。图4的共面差分对的顶视图类似于图1的耦合微带差分对的顶视图；然而，通过共面差分对，迹线201a、201b和202a、202b比耦合微带101a、101b和102a、102b更宽，并且成对迹线201a、201b和202a、202b在它们之间的间距比成对耦合的微带101a、1lb和102a、102b之间的间距更小。另外，通过共面差分对，在底层上没有地平面。通过共面差分对，电磁场被约束至成对迹线周围的位置并且不耦合至下面的地平面。
[0011]如图5和图6所示，共面差分对仅需要一个铜层(即由迹线201a、201b和202a、202b界定的层)，以进行信号传输。PCB 200和电连接器(未示出)中的共面差分对的几何形状之间的相似性允许更容易的阻抗匹配。由于PCB200和电连接器中的共面差分对的电磁场相似并且PCB 200和电连接器之间的转变相比PCB 100和电连接器之间用于耦合的微带差分对的转变不必改变很多，因此阻抗更容易匹配。
[0012]当迹线201a、201b和202a、202b的宽度减小时，使用共面差分对的问题出现。可减小成对迹线201a、201b和202a、202b之间的间距以满足阻抗目的；然而，所要求的间距可能无法制造。另外，减小成对迹线201a、201b的宽度增加了成对迹线201a、201b的电阻，这导致较高的温度和较高的损耗。
[0013]如图6所示，已知共面结构的特征阻抗Zo依赖于距离sl、s2、s3和宽度tl、t2。为了取得更大的信号密度，宽度tl、t2必须被减小以使共面结构处于较小的物理空间内，这因此需要减小距离sl、s2、s3以维持要求的特征阻抗Zo。距离sl、s2、s3和宽度tl、t2可能很快就变得不可能精确地制造。


【发明内容】

[0014]为了克服前述问题，本发明的优选实施例提供用于具有更大信号密度的互连的PCB,该PCB可被实际制造并具有提尚的性能，因为该PCB提供提尚的尚速彳目号完整性和提供低级别接触电阻(LLCR)(即对于DC信号或低频AC信号的低级别路径电阻)的能力。
[0015]根据本发明优选实施例的印刷电路板包括第一传输线，该第一传输线被配置成传输电信号并包括第一、第二和第三迹线以及第一介电层。第一和第二迹线通过第一介电层与第三迹线隔开。
[0016]第一传输线优选地传输差分信号。印刷电路板优选地进一步包括第二传输线，该第二传输线被配置成传输电信号并包括第四、第五和第六迹线以及第二介电层。第四和第五迹线优选地通过第二介电层与第六迹线隔开。优选地，第一和第二传输线优选地在印刷电路板的同一侧上，由此第二介电层是第一介电层，或者第一和第二传输线在印刷电路板的相对侧上，由此第一和第二介电层是不同的。
[0017]印刷电路板优选地进一步包括第二介电层，其在第三迹线附近但与第一介电层隔开。第一和第二介电层优选地由不同材料制成。
[0018]印刷电路板优选地进一步包括与第一和第二迹线共面的地平面。印刷电路板优选地进一步包括与第三迹线共面的地平面。印刷电路板优选地进一步包括与第一和第二迹线共面的第一地平面以及与第三迹线共面的第二地平面。
[0019]根据本发明的优选实施例的组件包括根据本发明优选实施例的印刷电路板以及包括连接至第一和第二迹线的第一和第二触头的电连接器。
[0020]组件优选地进一步包括电连接器连接至的目标印刷电路板。电连接器优选地进一步包括第三和第四触头，它们在第一和第二触头的相对侧并连接至印刷电路板上的地平面。
[0021]根据本发明优选实施例的基板包括第一传输线，其被配置成传输电信号并包括第一、第二迹线以及第一介电层。第一和第二迹线通过第一介电层彼此隔开。
[0022]基板优选地是印刷电路板、刚性印刷电路板或柔性印刷电路板。基板优选地是半导体材料。
[0023]基板优选地进一步包括第二介电层，该第二介电层在第二迹线附近但与第一介电层隔开。第一和第二介电层优选地由不同材料制成。
[0024]基板优选地进一步包括与第一迹线共面的地平面。基板优选地进一步包括与第二迹线共面的地平面。基板优选地进一步包括与第一迹线共面的第一地平面以及与第二迹线共面的第二地平面。
[0025]第一和第二迹线优选地通过通路连接。第一传输线优选地传输单端信号。第一传输线优选地进一步包括第三和第四迹线，它们通过第一介电层彼此隔开。第三和第四迹线优选地通过通路连接。第一传输线优选地传输差分信号。
[0026]传输线优选地包括与第一迹线共面的第三迹线，以使第一迹线和第三迹线通过第一介电层与第二迹线隔开。第一传输线优选地传输差分信号。
[0027]根据本发明的优选实施例的组件包括根据本发明优选实施例的基板以及包括连接至第一迹线的第一触头的电连接器。组件优选地进一步包括电连接器连接至的目标印刷电路板。基板优选地或者是刚性印刷电路板或者是柔性印刷电路板。
[0028]根据本发明的优选实施例的组件包括根据本发明的优选实施例的基板以及连接至第一迹线的缆线。缆线优选地是光缆。
[0029]本发明的前述和其它的特征、要素、特点、步骤和优势将参照附图从下面对优选实施例的详细描述中变得更为明显。
[0030]附图简述
[0031]图1是传统耦合的微带差分对的顶视图。
[0032]图2是图1所示的耦合的微带差分对的横截面图。
[0033]图3是图1所示的耦合的微带差分对的特写横截面图。
[0034]图4是传统的共面差分对的顶视图。
[0035]图5是图4所示的共面差分对的横截面图。
[0036]图6是图4所示的共面差分对的特写横截面图。
[0037]图7是根据本发明的第一优选实施例的传输线的差分对的顶视图。
[0038]图8是图7所示的传输线的差分对的横截面图。
[0039]图9是图7所示的传输线的差分对的特写横截面图。
[0040]图10是根据本发明的第一优选实施例具有地平面的传输线的差分对的特写横截面图。
[0041]图11是根据本发明的第一优选实施例的PCB的顶部立体图。
[0042]图12是差分插入损失和差分回程损失相对于频率的曲线图。
[0043]图13示出根据本发明的第一优选实施例的PCB的内部地平面。
[0044]图14是根据本发明的第二优选实施例的传输线的差分对的横截面图。
[0045]图15是根据本发明的第二优选实施例的具有地平面的传输线的差分对的横截面图。
[0046]图16是图15所示的传输线的差分对的顶部立体图。
[0047]图17是图15所示的传输线的差分对的横截面图。
[0048]图18是根据本发明的第二优选实施例的单端传输线的顶部立体图。
[0049]图19是图18所示的单端传输线的横截面图。
[0050]图20是图18所示的单端传输线的特写顶部立体图。
[0051]图21是差分插入损失和差分回程损失相对于频率的曲线图。
[0052]图22是根据本发明第一优选实施例的PCB的顶部立体图。

【具体实施方式】
[0053]本发明的优选实施例示出于图7-21。图7-13示出本发明的第一优选实施例，而图14-21示出本发明的第二优选实施例。
[0054]图7-9示出在PCB 10两侧上的传输线11、12，其中传输线11以图8所示的取向在PCB 10的顶部上，而传输线12以图8所示的取向在PCB 10的底部上。每条传输线11、12包括传输差分信号的一对迹线11a、Ilb和12a、12b，其中成对的迹线11a、Ilb和12a、12b作为差分对而彼此耦合。图7的差分对的顶视图类似于图1的微带差分对和图4的共面差分对的顶视图；然而，在第一优选实施例中，每对传输线11、12包括被布置在成对迹线11a、Ilb和12a、12b之下、之上的第三迹线llc、12c。第三迹线11c、12c和成对的迹线lla、llb和12a、12b通过介电层12a隔开。另一介电层12b位于第三迹线llc、12c之下、之上。
[0055]地平面14a、14b位于介电层12b之下、之上，并与迹线11a、lib、11c、12a、12b、12c处于同一平面中；并通过下、上介电层12a隔开。地平面14a、14b是非必要的，但如果存在则不一定必须布置在与迹线lla、llb、llc、12a、12b、12c同一平面内。如果地平面14a、14b被布置在与迹线lla、llb、llc、12a、12b、12c同一平面内，则地平面14a、14b和迹线lla、llb、11c、12a、12b、12c可同时和/或以同一材料形成。
[0056]如图9所示，具有厚度t3的第三迹线Ilc位于差分对迹线I la、I Ib之下，而具有厚度d的介电层13a位于第三迹线Ilc和成对迹线11a、Ilb之间。图9所示结构的特征阻抗Zo依赖于厚度d和宽度t3。由于差分对消(differential cancellat1n)，第三迹线Ilc的总电位是负的，同时维持图4-6所示的共面差分对配置的优势但在差分的成对迹线11a、Ilb和第三迹线Ilc之间具有增加的电磁场强度。由此，相比用于共面差分对的那些，可使用较大的距离间距sl、s2、s3来增加电磁场强度。在特征阻抗Zo的更多可获得值下提供改善的隔离的同时，可制造较大的间距。
[0057]在该优选实施例中，作为非限定例子，可使用大约10密耳的宽度tl、t2、t3以及大约8密耳的厚度d获得85 Ω的差分阻抗，这落在传统PCB制造工艺的范围内。可通过不同宽度tl、t2、t3，间距sl、s2、s3和厚度d获得85 Ω，并可通过不同宽度tl、t2、t3，间距sl、s2、s3和厚度d获得不同的阻抗。相反，图1-3所示的传统耦合的微带布置将需要对下面的地平面更紧的耦合，即大约3密耳至4密耳的厚度d，这是难以制造的。
[0058]第三迹线Ilc允许成对的迹线lla、llb尺寸相比共面差分对减小并允许节距减小，这增加了信号密度。
[0059]第三迹线11c，不仅提供确定阻抗的额外选项，还建立了电磁场的下边界。相比其中更多磁场穿过介电层13b的无边界配置(这造成更大的损失)，第三迹线Ilc约束介电层13a中的电磁场的很大一部分。
[0060]对于介电层13a、13b可使用相同或不同的材料。例如，介电层13a可以是更昂贵的高性能信号芯层，而介电层13b可以是较为廉价的低性能填充芯层。
[0061]另外，第三迹线11c将电磁场约束在图10的虚线椭圆内的能力表明:差分信号传输具有更好的聚集并且与周围结构具有更少的相互作用。较少的串扰意味着:随着信号密度增加，相邻传输线之间的隔离更大。
[0062]当相比图6所示的共面差分对时，本发明的第一优选实施例有效地减小低于差分对的空腔高度，如图10所示，这防止了较高次模发生，直到高得多的频率出现为止。就损失和串扰而言，这有效地扩展了本发明的第一优选实施例的工作频率，如图12所示。
[0063]图11示出其中可使用PCB 20的应用的一个例子。图11示出连接至触头15a、15b、15c的PCB 10。为简化起见，图11没有示出容纳触头15a、15b、15c的电连接器。图11示出触头15a、15b、15c连接至目标17，目标17 —般将是PCB。触头15a、15b、15c优选地被布置成使得触头15a、15b是连接至迹线11a、lib的信号触头并使得触头15c是连接至地平面14b的接地触头。由此，差分信号可通过相邻信号触头15a、15b传输。对于PCB10维持这种地面-信号-信号-地面(G-S-S-G)几何形状也是有利的。本发明的第一优选实施例匹配这种G-S-S-G几何形状，同时具有要求的地平面的微带差分对的几何形状则不这样，因为电连接器中没有与PCB中的地平面对应的任何结构。
[0064]除了图11所示的示例性应用，可也可在其中使用PCB以传输差分信号的其它应用中使用PCB 10。例如，PCB 10可用作缆线组件的一部分，其中缆线连接至PCB以通过PCB传输差分信号，或者用作光学组件的一部分，其中电信号通过PCB传输。一种这样的光学组件在美国专利申请N0.13/667，107被披露。在该申请中的图22对应于美国专利申请N0.13/667，107的图6，除了 PCB 10被用来传输电信号外。光纤18连接至PCB 10，而光引擎19附连至PCB 10。光引擎19将电信号转换成光信号并且将光信号转换成电信号。在图22中，传输线11、12被包括在PCB 10的内表面上，或者仅PCB 10的边缘处的接触焊盘51是在PCB的表面上。
[0065]在成对的差分迹线11a、lib和12a、12b之上、之下添加第三迹线11c、12c就为差分信号传输创建了新的横截面几何形状。
[0066]第三迹线11c、12c确定了下面一个或多个:
[0067]1.阻抗矩阵-第三迹线llc、12c形成一种机构，这种机构增加了成对差分迹线lla、llb和12a、12b之间的容性耦合以降低阻抗值。迹线11a、11b、11c、12a、12b、12c的宽度以及迹线lla、llb、llc、12a、12b、12c之间的介电层13a的厚度是可被调整以控制阻抗的变量。例如，对第三迹线11c、12c增加的耦合可用来放松成对的差分迹线11a、lib和12a、12b之间的间距需求，由此减少间距误差对阻抗的影响。
[0068]2.电磁场聚集-第三迹线llc、12c将电磁场约束在图10所示的更小横截面积，这提高了相邻传输线11、12之间的隔离并增加了迹线11a、11b、11c、12a、12b、12c之间的介电层13a中的电磁场聚集。
[0069]可针对厚度和材料特性来选择介电层13a。不位于空气中的多数电磁场将聚集在介电层13a中。这给予了优势，即允许仅对介电层13a使用高性能叠层材料，这提供了成本节省。
[0070]共面的地平面14a可由用于形成第三迹线11的铜层制成，没有额外的成本。通过通路16结合在一起的共面地平面14a的存在将屏蔽和限制如图13所示的PCB 10内的电磁场。内部地平面14a减少了 PCB 10内的串扰耦合并增加了传输线11、12之间的隔离。
[0071]在PCB 10内附加一地平面14a就减小了传输线尺寸，相比均等厚度的共面差分对结构，这允许以较高频率传输。
[0072]共面的地平面14a减小了 PCB 10的总高度，由此防止较高次模发生，直到高得多的频率出现为止。这去除了传输线11、12之间在较低频率下的可能传输模，由此防止在该频率范围内的串扰。
[0073]第三迹线llc、12c可通过接地条或结构连接至毗邻的地平面。另外，第三迹线llc、12c在PCB 10边缘附近可具有不同的形状，在那里成对差分迹线lla、llb和12a、12b终止在接触焊盘(如图11所示)，所述接触焊盘被布置成与触头15a、15b、15c啮合。可选择第三迹线llc、12c端部的形状以帮助对通过触头15a、15b、15c的束条造成的电感作出容性补偿。例如，第三迹线11c、12c的端部可全程地直至PCB 10的端部具有与第三迹线的其它部分相同的横截面，可具有与成对的差分迹线I la、llb和12a、12b相似的接触焊盘形状，可具有与毗邻地平面连接或不连接的带延伸结构的箭头形状，可终止在一个点，或可具有任何其它形状。另一种可能是第三迹线llc、12c终止以使第三迹线llc、12c不延伸到成对的差分迹线lla、llb和12a、12b的接触焊盘之下。
[0074]对于阻抗匹配而言，本发明的优选实施例可被运用至三层铜结构以形成最佳情况转变，包括差分至差分转变以及单端至差分转变。例如，根据使用差分信号迹线的第一层、第三迹线的第二层和接地基准的第三层的本发明的这个优选实施例，使用信号迹线的第一层和接地基准的第二层的两个宽的单端迹线可构成到PCB的转变(transit1n)。在微型差分传输线被附连至单端测试设备的情形下，这将是有帮助的。
[0075]图14-19示出根据本发明的第二优选实施例的双层传输线21、31。图14_17示出在PCB 20上具有双层迹线22、23的差分双层传输线21，而图18和图19示出在PCB 30上具有双层迹线32的单端双层传输线31。
[0076]如图14-17所示，迹线22、23包括在PCB 20表面上的顶部迹线22a、23a并包括位于PCB 20的内层上的底部迹线22b、23b。传输线21的成对迹线22、23被布置成传输差分信号，其中迹线22a、22b和23a、23b作为差分对彼此耦合。顶部22a、23a和底部22b、23b迹线通过介电层24a隔开。另一介电层24b位于底部迹线22b、23b之下。
[0077]地平面25a优选地与顶部迹线22a、23a共面，而地平面25b优选地位于介电层24b之下。地平面25a、25b不是必需的。如果地平面25a被设置在与顶部迹线22a、23a同一平面内，则地平面25a和顶部迹线22a、23a可同时的和/或用同一材料形成。
[0078]顶部迹线22a、23a和底部迹线22b、23b通过通路26连接，而地平面26优选地依赖于通过传输线21传输的信号的频率上限间隔开。
[0079]如图18和图19所示，迹线32包括在PCB 30的表面上的顶部迹线32a并包括位于PCB 30的内层上的底部迹线32b。传输线31的迹线32被布置成传输单端信号。顶部32a和底部32b迹线通过介电层34a隔开。另一介电层34b位于底部迹线32b之下。
[0080]地平面35a优选地与顶部迹线32a共面，而地平面35b优选地位于介电层34b之下。地平面35a、35b不是必需的。如果地平面35a被设置在与顶部迹线32a同一平面内，则地平面35a和顶部迹线32a可同时的和/或用同一材料形成。
[0081]顶部迹线32a和底部迹线32b通过通路36连接，而地平面35a、35b优选地依赖于通过传输线31传输的信号的频率上限间隔开。
[0082]在对于差分信号的这个优选实施例中并如图17所示，底部迹线22b、23b具有宽度t3、t4并通过具有宽度d的介电层24a与顶部迹线22a、23a隔开。特征阻抗Zo依赖于厚度d和宽度tl、t2、t3、t4。底部迹线22b、23b的添加增加了向下耦合入介电层24a的电磁场，这超出了上部迹线22a、23a本身能够做到的。由于迹线22a、22b、23a、23b之间增加的耦合，介电层24a中的功率密度在双层迹线22、23之间的间隔s2内增加。增加的耦合允许对具有较大宽度的间距s2取得阻抗目标。因此，可增加对具有较大宽度的间隔sl、s2、s3的电磁场聚集以使其可能制造，同时仍然在更可能获得的特征阻抗Zo值下提供改善的隔离。
[0083]由此，相比单层迹线，在相同要求的间距内可有效地倍增双层迹线22、23的等同横截面积。最初的耦合隔离保持，同时PCB 20内具有增加的功率密度流。
[0084]使用本发明的第二优选实施例的双层迹线22、23允许:
[0085]1.制造较低阻抗的传输线；
[0086]2.图17所示的间距sl、s2、s3和宽度tl、t2上的宽松的公差；
[0087]3.使用宽度t3、t4的迹线宽度受到控制的特征阻抗Zo ；
[0088]4.在PCB 20内在迹线22a、22b、23a、23b之间的较大电磁场约束；
[0089]5.为减少串扰的较紧场耦合；
[0090]6.介电层24a可以是减少损耗的高性能信号芯层；
[0091]7.通过在底部迹线22b、23b下添加地平面25b增加PCB 20的频率范围，这将平行板截止频率推高；以及
[0092]8.由于相比具有单层迹线的布置迹线横截面积的近似倍增，其具有更高的信号密度和低出50%的LLCR。
[0093]在单端信号的这个优选实施例中并如图19所示，底部迹线32b具有宽度t2并通过具有厚度d的介电层34a与顶部迹线32a隔开。特征阻抗Zo依赖于厚度d和宽度tl、t2o底部迹线32b、23b的添加增加了向下耦合入介电层34a的电磁场，这超出了上部迹线32a本身能够做到的。由于迹线32a、32b之间增加的耦合，介电层34a中的功率密度增加。由此，可增加对具有较大宽度的间隔sl、s2的电磁场聚集以使其可能制造，同时仍然在更可能获得的特征阻抗Zo值下提供改善的隔离。
[0094]由此，相比单层迹线，在相同要求的间距内可有效地倍增双层迹线32的等同横截面积。最初的耦合隔离保持，同时PCB 30内具有增加的功率密度流。
[0095]使用本发明的第二优选实施例的双层迹线22、23允许:
[0096]1.制造较低阻抗的传输线；
[0097]2.间距sl、s2和宽度tl和t2上的宽松的公差；
[0098]3.特征阻抗Zo使用宽度t2受到控制；
[0099]4.在上迹线32a和下迹线32b之间在PCB 30内较大的电磁场约束；
[0100]5.为减少串扰的较紧场耦合；
[0101]6.介电层34a可以是减少损耗的高性能信号芯层；
[0102]7.通过在底部迹线32b之下添加地平面35a增加PCB 30的频率范围，这将平行板截止频率推高；以及
[0103]8.由于相比具有单层迹线的布置迹线横截面积的近似倍增，其具有更高的信号密度和低出大约50%的LLCR。
[0104]使用双层迹线22、23、32等同于将单层迹线的宽度倍增，这导致LLCR的减小，而不会造成伴随单层迹线宽度倍增的相邻传输线之间的串扰降级。
[0105]尽管图14-19示出具有顶部迹线22a、23a、32a和底部迹线22b、23b、32b的双层迹线22、23、32，然而可将一个或多个层加至迹线22、23、32。例如，可通过添加另一迹线而提供三层迹线，以使该三层迹线包括通过通路连接的顶部、中部和底部迹线。
[0106]如同在第一优选实施例的PCB 10那样，PCB 20,30可在使用PCB以传输单端或差分信号的任何合适的应用中使用，包括连接器-连接器、PCB-缆线以及光学应用。
[0107]本发明的第二优选实施例可使用下列步骤如图20所示那样制造。首先，提供PCB40，其具有:
[0108]1.薄的顶部迹线42a，其优选地例如大约0.4密耳至大约0.5密耳厚并由铜制成；
[0109]2.介电层44a，其优选地例如大约I密耳至大约2密耳厚；
[0110]3.厚的底部迹线42b，其优选地大约I密耳厚并由铜制成；以及
[0111]4.具有任何合适厚度的介电层44b。
[0112]然后，通过将厚的底部迹线42b用作钻孔工艺中的“止钻基底”，通过激光钻孔贯穿薄的顶部迹线42a和介电层44a形成通孔。然后例如通过电镀顶部迹线42a至优选地在大约1.4密耳至大约2.0密耳之间的厚度来形成通路46。
[0113]本发明的优选实施例针对PCB的互连，包括与电连接器匹配的与PCB的PCB阵列互连。可提供使用本发明的第一和第二优选实施例两者的PCB。也就是说，单个PCB可例如包括具有第三迹线的差分传输线以及具有双层迹线的差分或单端传输线。
[0114]本发明的优选实施例可使用传统技术和材料制成。例如，迹线可由铜制成，铜上电镀有铅、锡、银、金、金合金、有机导电涂层或任何其它适合的材料。介电层一般由FRMSlcp材料制成，也可使用柔性的、聚酰胺或其它合适的材料。
[0115]尽管本发明的优选实施例的特定例子优选地使用PCB来实现，然而应当理解既可使用刚性电路板也可使用柔性电路板。另外，除了 PCB以外，迹线可形成在任何其它适当的基板上，例如包括诸如二氧化硅(S12)、氮化硅(SiNO3)、含氢矽酸盐类(HSQ)、特氟隆-AF (聚四氟乙烯或PTFE)、氟氧化物硅(FSG)和纳米孔二氧化硅的半导体基板。当然，如果使用半导体基板，则规模将小很多。半导体制造商可提供下至0.000002V0.000002”精确度的宽度/迹线，其公差为±10%。然而，当用PCB实现时通过本发明的优选实施例取得的优势当采用包括半导体基板的其它基板实现时也可取得。
[0116]应当理解，前面的描述仅仅是本发明的解说。本领域内技术人员可构思出许多替代和修正形式而不偏离本发明。因此，本发明旨在涵盖落在所附权利要求书的范围内的所有这些替代、修正和变化。
【权利要求】
1.一种印刷电路板，包括: 第一传输线，其被布置成传输电信号并包括第一、第二和第三迹线；以及 第一介电层，其中 所述第一和第二迹线通过所述第一介电层与所述第三迹线隔开。
2.如权利要求1所述的印刷电路板，其特征在于，所述第一传输线传输差分信号。
3.如权利要求1所述的印刷电路板，其特征在于，还包括: 第二传输线，其被布置成传输电信号并包括第四、第五和第六迹线；以及 第二介电层，其中 所述第四和第五迹线通过所述第二介电层与所述第六迹线隔开。
4.如权利要求3所述的印刷电路板，其特征在于，所述第一和第二传输线是在所述印刷电路板的同一侧上，由此所述第二介电层是所述第一介电层。
5.如权利要求3所述的印刷电路板，其特征在于，所述第一和第二传输线是在所述印刷电路板的相反侧上，由此所述第一介电层与所述第二介电层是不同的。
6.如权利要求1所述的印刷电路板，其特征在于，还包括在所述第三迹线附近但与所述第一介电层隔开的第二介电层。
7.如权利要求6所述的印刷电路板，其特征在于，所述第一和第二介电层由不同材料制成。
8.如权利要求1所述的印刷电路板，其特征在于，还包括与所述第一和第二迹线共面的地平面。
9.如权利要求1所述的印刷电路板，其特征在于，还包括与所述第三迹线共面的地平面。
10.如权利要求1所述的印刷电路板，其特征在于，还包括与所述第一和第二迹线共面的第一地平面以及与所述第三迹线共面的第二地平面。
11.一种组件，包括: 如权利要求1所述的印刷电路板；以及 包括第一和第二触头的电连接器，所述第一和第二触头连接至所述第一和第二迹线。
12.如权利要求11所述的组件，其特征在于，还包括所述电连接器连接至的目标印刷电路板。
13.如权利要求11所述的组件，其特征在于，所述电连接器还包括第三和第四触头，所述第三和第四触头是在所述第一和第二触头的相对侧并连接至所述印刷电路板上的地平面。
14.一种基板，包括: 第一传输线，其被布置成传输电信号并包括第一和第二迹线；以及 第一介电层，其中 所述第一和第二迹线通过所述第一介电层彼此隔开。
15.如权利要求14所述的基板，其特征在于，所述基板是印刷电路板。
16.如权利要求14所述的基板，其特征在于，所述基板或者是刚性印刷电路板或者是柔性印刷电路板。
17.如权利要求14所述的基板，其特征在于，所述基板是半导体材料。
18.如权利要求14所述的基板，其特征在于，还包括在所述第二迹线附近但与所述第一介电层隔开的第二介电层。
19.如权利要求18所述的基板，其特征在于，所述第一和第二介电层由不同材料制成。
20.如权利要求14所述的基板，其特征在于，还包括与所述第一迹线共面的地平面。
21.如权利要求14所述的基板，其特征在于，还包括与所述第二迹线共面的地平面。
22.如权利要求14所述的基板，其特征在于，还包括与所述第一迹线共面的第一地平面以及与所述第二迹线共面的第二地平面。
23.如权利要求14所述的基板，其特征在于，所述第一和第二迹线通过通路而连接。
24.如权利要求23所述的基板，其特征在于，所述第一传输线传输单端信号。
25.如权利要求14所述的基板，其特征在于，所述第一传输线还包括第三和第四迹线，所述第三和第四迹线通过所述第一介电层彼此隔开。
26.如权利要求25所述的基板，其特征在于，所述第三和第四迹线通过通路而连接。
27.如权利要求26所述的基板，其特征在于，所述第一传输线传输差分信号。
28.如权利要求14所述的基板，其特征在于，所述第一传输线包括与所述第一迹线共面的第三迹线，以使所述第一和第三迹线通过所述第一介电层与所述第二迹线隔开。
29.如权利要求28所述的基板，其特征在于，所述第一传输线传输差分信号。
30.一种组件，包括: 如权利要求14所述的基板；以及 包括连接至所述第一迹线的第一触头的电连接器。
31.如权利要求30所述的组件，其特征在于，还包括所述电连接器连接至的目标印刷电路板。
32.如权利要求30所述的组件，其特征在于，所述基板或者是刚性印刷电路板或者是柔性印刷电路板。
33.一种组件，包括: 如权利要求14所述的基板；以及 连接至所述第一迹线的缆线。
34.如权利要求33所述的组件，其特征在于，所述缆线是光缆。
【文档编号】H01P3/08GK104488135SQ201380036664
【公开日】2015年4月1日 申请日期:2013年8月1日 优先权日:2012年8月1日
【发明者】G·E·比多尔 申请人:申泰公司