绝缘栅双极型晶体管的利记博彩app
【专利摘要】本实用新型提供一种绝缘栅双极型晶体管，包括集电极、栅电极、发射极及半导体本体，该半导体本体包括：体区，具有第一导电类型；源区，具有与第一导电类型不同的第二导电类型，与体区形成第一pn结；漂移区，具有第二导电类型并位于体区的与发射极侧相反的一侧且与体区形成第二pn结；至少一个第一沟槽，形成在半导体本体表面上延伸至漂移区且与栅电极接触，至少一个第一沟槽具有第一沟槽部分和第二沟槽部分，第一沟槽部分具有第一宽度第二沟槽部分具有与第一宽度不同的第二宽度；至少一个第二沟槽形成在半导体本体表面上延伸至漂移区且与发射极接触。通过将多个沟槽中一些接触发射极而非栅电极可降低栅极-发射极电容并增加发射极-集电极电容。
【专利说明】绝缘栅双极型晶体管
【技术领域】
[0001]本实用新型涉及一种半导体器件，更具体地，涉及一种绝缘栅双极型晶体管。
【背景技术】
[0002]绝缘栅双极型晶体管(IGBT:1nsulated Gate Bipolar Transistor)是由金属氧化物半导体场效应晶体管(MOSFET:Metal-0xide-Semiconductor Field-EffectTransistor)和双极型晶体管(BJT:Bipolar Junction Transistor)复合而成的半导体器件，其兼具这两种器件的优点，既具有MOSFET的驱动功率小和开关速度快的优点，又具有BJT的通态压降低且电流能力大的优点。因此，近年来IGBT已经广泛应用于诸如交流电机、变频器、开关电源、照明电路、牵引传动等需要进行电力转换的领域。
[0003]图1示出了现有的IGBT的一个实例。如图1所示，IGBT10被示出为具有沟槽栅场终止型结构，其包括顺次层叠的P型集电区ll、n型场终止区12、n-型漂移区13、p型基区14以及η+型源区15，以及形成在η-型漂移区13、ρ型基区14以及η+型源区15中的栅极16和栅氧化层17。
[0004]进一步地，在图1所示的IGBT10中，栅极16包括具有均匀截面宽度的上部栅极161以及截面宽度大于上部栅极161的截面宽度的下部栅极162。这种结构可被称为局部窄台(PNM:Partially Narrow Mesa)结构。在 Masakiyo Sumitomo 等人发表于 2012 年第 24届国际功率半导体器件与功率集成电路会议(ISPSD:1nternational Symposium on PowerSemiconductor Devices and IC)的论文 “Low Loss IGBT with Partially Narrow MesaStructure (PNM-1GBT) ”以及美国专利第US7800187B2号中记载了具有类似结构的IGBT。通过形成如图1中虚线框所示的局部窄台结构(两个相邻沟槽栅之间的基区被窄化)，能够在确保不减小金属-半导体接触面积的情况下减小台面宽度(两个相邻沟槽栅之间的基区的宽度)，从而IGBT10的饱和电压显著降低，并且通态电压和关断损耗之间也能获得良好权衡。
[0005]在IGBT的所谓的“局部窄台(PW)”的主动区中，通过多晶硅填充的沟槽的底部之间的局部窄台这一几何结构，增强了靠近该器件顶部的载流子浓度。该多晶硅沟槽与IGBT的栅极端子接触，确保当相对于发射极的正电压施加到栅极时，在P型基区中形成η导通沟道。
[0006]PNM-1GBT的特征在于窄台，换言之，其特征在于多晶硅填充沟槽的高密度。考虑到该器件的电容，容易地认识到，由于窄台这一几何特征，栅极-集电极电容相比于发射极-集电极电容显著增加。因此，转移电容(其由栅极-集电极电容给出)与输入电容(其由栅极-集电极电容与栅极-发射极电容之和给出)的比率随着沟槽的底部之间的台的窄化而增加，并且转移电容与输出电容(其由栅极-集电极和发射极-集电极电容之和给出)的比率也增力卩。这增加了栅极电荷，并且增加了栅极驱动功率。此外，在栅极和发射极之间存在不可忽略的欧姆阻抗(即，栅极驱动电路的阻抗)时，较大的转移电容导致器件在桥接配置至更易于遭受寄生导通。向器件施加较大的dU/dt将使栅极电势和发射极电势分离，进 而导致该器件的寄生导通，这增加了总损耗并且给器件增加了不必要的负担。
实用新型内容
[0007]鉴于上述问题，期望提供一种能够优化PNM-1GBT电容的IGBT器件。
[0008]根据本实用新型的一个实施方式，提供了一种绝缘栅双极型晶体管(20，30，40，50)，包括集电极(C)、栅电极(32)、发射极(29)以及半导体本体(31)，其特征在于，所述半导体本体(31)包括:体区(24)，具有第一导电类型；源区(25)，具有与所述第一导电类型不同的第二导电类型，并且与所述体区(24)形成第一 pn结；漂移区(23)，具有所述第二导电类型，并位于所述体区(24)的与所述发射极侧相反的一侧并且与所述体区
(24)形成第二 pn结；至少一个第一沟槽(26a, 26c),形成在所述半导体本体(31)的表面上，延伸至所述漂移区(23)并且与所述栅电极(32)接触，并且其中，所述至少一个第一沟槽(26a，26c)具有第一沟槽部分(261a，261c)和第二沟槽部分(262a，262c)，所述第一沟槽部分(261a，261c)具有第一宽度，所述第二沟槽部分(262a，262c)具有与所述第一宽度不同的第二宽度；以及至少一个第二沟槽(26b，26d)，形成在所述半导体本体(31)的表面上，延伸至所述漂移区(23)并且与所述发射极(29)接触。
[0009]优选地，所述至少一个第二沟槽(26b，26d)包括:第一部分(261b，261d)，具有所述第一宽度；以及第二部分(262b，262d)，具有所述第二宽度。
[0010]优选地，在所述绝缘栅双极型晶体管(30)的垂直方向上，所述第二沟槽部分(262a，262b，262c，262d)布置在所述第一沟槽部分(261a，261b，261c，261d)下方，并且其中，在所述绝缘栅双极型晶体管(20，30，40，50)的横向方向上，所述第二宽度大于所述第一览度。
[0011]优选地，沿着所述第一沟槽部分(261a，261b，261c, 261d)，所述第一沟槽部分的所
述第一宽度一致。
[0012]优选地，所述至少一个第一沟槽和所述至少一个第二沟槽都包括将电极(26)至少与所述源区(25)以及所述体区(24，34)电绝缘的绝缘层(27)。
[0013]优选地，所述第一沟槽部分(261a，261b，261c, 261d)邻近所述体区(24)，所述第二沟槽部分(262a，262b，262c，262d)邻近所述体区(24)和所述漂移区(23)。
[0014]优选地，所述第一沟槽部分(261a，261b，261c, 261d)邻近所述体区(24)和所述漂移区(23)，所述第二沟槽部分(262a，262b，262c，262d)邻近所述体区(24)。
[0015]优选地，所述至少一个第一沟槽和所述至少一个第二沟槽在所述漂移区(23)中延伸至相同深度。
[0016]优选地,所述至少一个第一沟槽(26a, 26c)和所述至少一个第二沟槽(26b, 26d)在所述半导体本体(31)的水平延伸方向上交替布置。
[0017]优选地，多个所述第一沟槽(26a, 26c ;46a)和多个所述第二沟槽(26b, 26d ;46b)在所述半导体本体(31)的水平延伸方向上按照1:1的数量比例进行布置。
[0018]优选地，所述第一沟槽(26a，26c ；46a)的数量大于所述第二沟槽(26b，26d ；46b)
的数量。
[0019]优选地，所述第一沟槽(26a，26c ；46a)的数量小于所述第二沟槽(26b，26d ；46b)
的数量。[0020]优选地，所述至少一个第一沟槽(26a, 26c)和所述至少一个第二沟槽(26b, 26d)
是多晶硅填充沟槽。
[0021]优选地，在多晶硅与所述至少一个第一沟槽(26a，26c)以及所述至少一个第二沟槽(26b,26d)的侧壁之间以及在多晶娃与所述至少一个第一沟槽(26a, 26c)以及所述至少一个第二沟槽(26b，26d)的底之间形成电介质层(27)。
[0022]优选地，进一步包括:形成在所述半导体本体的表面上并且至少部分地位于所述源区(25)的凹槽(G1，G2)，其中，所述发射极电极(29)的一部分填充所述凹槽(Gl，G2)，使得所述发射极电极与所述源区和所述体区接触。
[0023]优选地，所述凹槽(Gl，G2)的深度大于或等于所述源区(25)与所述体区(24，34)形成的所述第一 pn结的深度
[0024]优选地，进一步包括:形成在所述体区(24)中并且具有所述第一导电类型且掺杂浓度大于所述体区(24)的掺杂浓度的抗闩锁区(P)，其中，所述发射极电极(29)与所述抗闩锁区(P)接触。
[0025]优选地，进一步包括:集电区(21)，具有所述第一导电类型，并位于所述漂移区
(23)的与所述体区侧相反的一侧；以及集电极(C)，与所述集电区(21)接触。
[0026]优选地，进一步包括:场终止区(22)，具有所述第二导电类型并且布置在所述漂移区(23)与所述集电区(21)之间。
[0027]在根据本实用新型的绝缘栅双极型晶体管中，通过将多个沟槽中的一些接触发射极而非栅电极，可以降低栅极-发射极电容并且增加发射极-集电极电容，从而降低了栅极电荷，降低了栅极驱动级的功率要求，并且还缓解了寄生导通的风险。此外，由于在与发射极接触的沟槽附近的P体区中未形成沟道，所以可以降低器件的沟道宽度。通过这种方式，可以降低器件的短路电流电平，增加抗短路时间。
【专利附图】
【附图说明】
[0028]在附图中，不同视图中的相似参考符号一般表示相同部分。附图不一定按比例绘制，重点在于对本实用新型的原则进行图解说明。在以下说明中，根据以下附图对本实用新型的各个实施方式进行了说明，在附图中:
[0029]图1是示出现有的IGBT的一个实例的斜视图；
[0030]图2A是示出根据本实用新型的一个实施方式的IGBT的截面图，图2B和图2C是图2A中所示部分A的放大示图；以及
[0031]图3A至图3C是示出根据本实用新型的一个变形例的IGBT的截面图【具体实施方式】
[0032]以下详细说明参照附图进行，附图以图解方式示出可实施本实用新型的具体细节和实施方式。
[0033]本文可使用关于在侧面或表面“之上”形成材料的词语“之上”，表示该材料可“直接”形成于所述侧面或表面“之上”，例如，与其直接接触。本文可使用关于在侧面或表面“之上”形成材料的词语“之上”，表示材料可“间接”形成于所述侧面或表面“之上”，所述侧面或表面与该材料之间设有一个或多个附加层。[0034]图2A是示出根据本实用新型的一个实施方式的IGBT的截面图。参照图2A，IGBT20被示出为具有沟槽栅场终止型结构，其包括顺次层叠的集电极C、p型集电区21、可选的η型场终止区22、η-型漂移区23、ρ型体区24以及η+型源区25，以及多晶硅填充沟槽(trench)26a至26d (以下统称为沟槽26)和栅氧化层27。另外，在P型基区24、n+型源区25、沟槽26的上表面上形成有介电层28。
[0035]IGBT20还具有发射极29，发射极29形成在介电层28上并且与P型基区24和η+型源区25接触。
[0036]具体地，在包括η-型漂移区23、ρ型体区24以及η+型源区25的半导体本体31中形成有沟槽26。该沟槽26中填充有多晶硅。与传统技术中将沟槽全部与栅电极接触的配置相反，在本实用新型中，将多个沟槽中的一些与发射极29接触，而非栅电极32。具体地，将沟槽26b和26d与发射极29接触，将沟槽26a和26c与栅电极32接触。通过这种配置，可以降低栅极-发射极电容，而增加发射极-集电极电容，从而降低了栅极电荷，进一步降低了栅极驱动级的功率需求。
[0037]此外，由于在发射极接触的沟槽(例如，沟槽26b和沟槽26d)附近的ρ体区中没有形成沟道(channel)，因此可以降低器件的沟道宽度。因此，可以降低器件的短路电流电平，改善了抗短路时间。
[0038]进一步地，在图2A所示的IGBT20中，沟槽26包括具有均匀截面宽度的上部沟槽261 (第一沟槽部分)以及从上部沟槽261向下延伸并且截面宽度大于上部沟槽261的截面宽度的下部沟槽262 (第二沟槽部分)。也即，IGBT20具有局部窄台结构。
[0039]在具有局部窄台结构的IGBT20中，由于台面变窄，因此在台面被窄化的区域中的电流密度变大。然而，由于IGBT20中形成了发射极29与部分沟槽的接触结构，因此即使在IGBT20被施加了较大的dU/dt的情况下，也不会使栅极电势远离发射极电势，从而避免了寄生导通的发生，改善了 IGBT20的使用寿命。
[0040]图2B和图2C是图2A中所示的部分A的放大示图。具体地，在P型基区24的上表面形成有凹槽(groove) G,凹槽Gl的延伸方向可与栅极26的沟槽(trench)的延伸方向相同，即图中垂直于纸面的方向。第二发射极部分292的下部穿过η+型源区25并填充进凹槽G1。
[0041]由于发射极29与ρ型基区24形成了凹槽接触，因此在IGBT20截止期间，ρ型基区24的位于η+型源区25下方的部分中不会出现高空穴电流密度，从而破坏了由ρ型集电区21、η型场终止区22/η-型漂移区23、ρ型基区24以及η+型源区25形成的PNPN结构，也即破坏了 IGBT20的寄生晶闸管结构。因此，避免了 IGBT20在截止期间出现闩锁，保证了IGBT20的正常工作。
[0042]优选地，凹槽Gl的深度至少对应于ρ型基区24和η+型源区25之间形成的pn结的深度。例如，凹槽Gl的底部可距由ρ型基区24和η+型源区25共同形成的半导体上侧表面0.2至1.5 μ m。由此，可以确保IGBT20中不形成寄生晶闸管结构。参考图2C，其是示出根据本实用新型的一个变形例的部分A构造的截面图。具体地，接触区P例如可通过在凹槽G2的底部注入诸如硼的杂质来形成，从而接触区P中的ρ型杂质浓度大于P型基区34。发射极39的第二发射极部分392的下部与接触区P直接接触。
[0043]通过在凹槽G2的底部形成接触区P，确保了在IGBT30中不会形成寄生晶闸管结构，从而避免了闩锁效应的发生。
[0044]尽管在图2A中，将根据本实用新型的一个实施例的IGBT示为栅电极接触沟槽与发射极接触沟槽沿着IGBT20的水平方向交替布置的结构，但显然，为了优化PNM-1GBT电容，可以根据使用应用来自由地选择栅电极接触沟槽和发射极接触沟槽的数量比例。以下，参考图3A至图3C示出了以不同的数量比例来布置栅电极接触沟槽和发射极接触沟槽的变形例。
[0045]图3A示出根据本实用新型的一个变形例的IGBT的截面图。根据该变形例的IGBT30与图2所示的IGBT20具有类似的结构，以下仅描述其不同之处，省略重复描述。
[0046]参照图3A，在IGBT30中，设置在沟槽外围并沿IGBT30的半导体本体的表面方向延伸的P型体区34与两个栅电极接触沟槽36a和36b相邻。按照栅电极接触沟槽36a_栅电极接触沟槽36b-发射极接触沟槽36c的顺序重复布置沟槽。
[0047]参照图3B，在IGBT40中，设置在沟槽外围并沿IGBT40的半导体本体的表面方向延伸的P型体区44与一个栅电极接触沟槽46a和一个发射极接触沟槽46b相邻。
[0048]参照图3C，在IGBT50中，设置在沟槽外围并沿IGBT50的半导体本体的表面方向延伸的P型体区54与两个发射极接触沟槽56a和56b相邻。按照发射极接触沟槽56a_发射极接触沟槽56b-栅电极接触沟槽56c的顺序重复布置沟槽。
[0049]通过选择性地将沟槽与发射极接触或栅电极接触，可以灵活地调节PNM-1GBT电容以适应实际应用的需要，同时缓解了 IGBT器件的寄生导通的发生。
[0050]尽管上文以具有局部窄台结构的IGBT器件为例进行了说明，但本实用新型的技术不限于此，例如也可应用于具有通常的沟槽栅结构的IGBT器件。尽管上文以具有沟槽栅场终止型结构的IGBT器件为例进行了说明，但本实用新型的技术不限于此，例如也可应用于平面栅结构的IGBT器件。在除上文所述的IGBT器件之外的具有其他结构的IGBT器件中，应用本实用新型的技术，同样能够有效地避免闩锁效应的发生。
[0051]上文根据特定实施方式对本实用新型进行了具体示出和说明，但本领域的技术人员应理解，只要不脱离所附权利要求限定的本实用新型的主旨和范围，可对其形式和细节进行各种改变。因此，本实用新型的范围如所附权利要求所述，因此，只要符合权利要求等同物的意义和范围，可进行各种改变。
【权利要求】
1.一种绝缘栅双极型晶体管(20，30，40，50)，包括集电极(C)、栅电极(32)、发射极(29)以及半导体本体(31)，其特征在于，所述半导体本体(31)包括: 体区(24)，具有第一导电类型； 源区(25)，具有与所述第一导电类型不同的第二导电类型，并且与所述体区(24)形成第一 pn结； 漂移区(23)，具有所述第二导电类型，并位于所述体区(24)的与所述发射极侧相反的一侧并且与所述体区(24)形成第二 pn结； 至少一个第一沟槽(26a, 26c),形成在所述半导体本体(31)的表面上,延伸至所述漂移区(23)并且与所述栅电极(32)接触，并且其中，所述至少一个第一沟槽(26a，26c)具有第一沟槽部分(261a，261c)和第二沟槽部分(262a，262c)，所述第一沟槽部分(261a，261c)具有第一宽度，所述第二沟槽部分(262a，262c)具有与所述第一宽度不同的第二宽度；以及 至少一个第二沟槽(26b，26d)，形成在所述半导体本体(31)的表面上，延伸至所述漂移区(23 )并且与所述发射极(29 )接触。
2.根据权利要求1所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述至少一个第二沟槽(26b，26d)包括: 第一部分(261b, 261d),具有所述第一宽度；以及 第二部分(262b，262d)，具有所述第二宽度。
3.根据权利要求2所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，在所述绝缘栅双极型晶体管(30)的垂直方向上，所述第二沟槽部分(262a，262b，262c, 262d)布置在所述第一沟槽部分(261a，261b，261c, 261d)下方，并且其中，在所述绝缘栅双极型晶体管(20,30,40,50)的横向方向上,所述第二宽度大于所述第一宽度。
4.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，沿着所述第一沟槽部分(261a，261b，261c，261d)，所述第一沟槽部分的所述第一宽度—致。
5.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述至少一个第一沟槽和所述至少一个第二沟槽都包括将电极(26)至少与所述源区(25)以及所述体区(24，34)电绝缘的绝缘层(27)。
6.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述第一沟槽部分(261a，261b，261c, 261d)邻近所述体区(24)，所述第二沟槽部分(262a，262b，262c，262d)邻近所述体区(24)和所述漂移区(23)。
7.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述第一沟槽部分(261a，261b，261c，261d)邻近所述体区(24)和所述漂移区(23)，所述第二沟槽部分(262a，262b，262c，262d)邻近所述体区(24)。
8.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述至少一个第一沟槽和所述至少一个第二沟槽在所述漂移区(23)中延伸至相同深度。
9.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述至少一个第一沟槽(26a, 26c)和所述至少一个第二沟槽(26b, 26d)在所述半导体本体(31)的水平延伸方向上交替布置。
10.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，多个所述第一沟槽(26a, 26c ；46a)和多个所述第二沟槽(26b, 26d ；46b)在所述半导体本体(31)的水平延伸方向上按照1:1的数量比例进行布置。
11.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述第一沟槽(26a，26c ；46a)的数量大于所述第二沟槽(26b，26d ；46b)的数量。
12.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述第一沟槽(26a，26c ；46a)的数量小于所述第二沟槽(26b，26d ；46b)的数量。
13.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述至少一个第一沟槽(26a，26c)和所述至少一个第二沟槽(26b，26d)是多晶硅填充沟槽。
14.根据权利要求13所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，在多晶硅与所述至少一个第一沟槽(26a，26c)以及所述至少一个第二沟槽(26b，26d)的侧壁之间以及在多晶硅与所述至少一个第一沟槽(26a，26c)以及所述至少一个第二沟槽(26b，26d)的底之间形成电介质层(27)。
15.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，进一步包括: 形成在所述半导体本体的表面上并且至少部分地位于所述源区(25)的凹槽(G1，G2)，其中，所述发射极(29)的一部分填充所述凹槽(Gl，G2)，使得所述发射极与所述源区和所述体区接触。`
16.根据权利要求15所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，所述凹槽(Gl，G2)的深度大于或等于所述源区(25)与所述体区(24，34)形成的所述第一 pn结的深度。
17.根据权利要求15所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，进一步包括: 形成在所述体区(24)中并且具有所述第一导电类型且掺杂浓度大于所述体区(24)的掺杂浓度的抗闩锁区(P)， 其中，所述发射极(29)与所述抗闩锁区(P)接触。
18.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，进一步包括: 集电区(21)，具有所述第一导电类型，并位于所述漂移区(23)的与体区侧相反的一侧；以及 集电极(C)，与所述集电区(21)接触。
19.根据权利要求18所述的绝缘栅双极型晶体管(20，30，40，50)，其特征在于，进一步包括:场终止区(22)，具有所述第二导电类型并且布置在所述漂移区(23)与所述集电区(21)之间。
【文档编号】H01L29/739GK203445129SQ201320220815
【公开日】2014年2月19日 申请日期:2013年4月26日 优先权日:2013年4月26日
【发明者】霍尔格·豪斯肯, 汉斯-约阿希姆·舒尔茨, 弗兰克·普菲尔什 申请人:英飞凌科技股份有限公司