非易失性存储器件及其制造方法
【专利摘要】一种非易失性存储器件可以包括形成在衬底之上的控制插塞。浮栅可以形成在衬底之上，浮栅包围控制插塞且通过间隙与控制插塞间隔开。第一电荷阻挡层可以形成在上述浮栅的侧壁上以填充上述间隙。
【专利说明】非易失性存储器件及其制造方法
[0001] 相关申请的交叉引用
[0002] 本申请要求2013年6月13日提交的申请号为10-2013-0067738的韩国专利申请 的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003] 本发明的示例性实施方式涉及一种半导体器件制造技术，且更具体而言,涉及一 种非易失性存储器件及其制造方法。
【背景技术】
[0004] 最近的数字媒体设备允许人们在任何想使用信息的地点和任何时间便利地使用 信息。随着各种设备从模拟设备转换成数字设备，并且数字设备迅速发展，需要用于简单地 存储视频、录制的音乐和各种数据的存储媒介。此外，非存储半导体领域也关注片上系统 (SoC)，以赶上高度集成的趋势的步伐，且全球半导体行业竞争性地投资于SoC基础技术。 SoC是将所有系统技术集成到单个半导体中的一种技术。在没有系统设计技术的情况下，难 以开发非存储半导体。
[0005] 随着具有数字电路和模拟电路的复杂功能的芯片作为主流技术出现在集成有复 杂技术的SoC领域，对用于调整模拟设备或存储内部操作算法的嵌入式存储器的需求增 长。
[0006] 由于嵌入式存储器基于用于形成逻辑电路的逻辑工艺或CMOS工艺来制造，所以 难以改善嵌入式存储器的集成度和操作特性。为了解决这一问题，换言之，为了改善嵌入式 存储器的集成度和操作特性，不可避免地需要在预定的逻辑工艺之外增加其他工艺。然而， 在预定的逻辑工艺之外增加的工艺的程序上的变化不仅会破坏嵌入式存储器，还会破坏包 括嵌入式存储器的器件的特性。
【发明内容】
[0007] 一种示例性的非易失性存储器件可以包括：控制插塞，形成在衬底之上；浮栅，形 成在衬底之上，浮栅包围控制插塞且通过间隙与控制插塞间隔开；以及第一电荷阻挡层，形 成在浮栅的侧壁上以填充间隙。
[0008] 一种示例性的非易失性存储器件可以包括：隔离层，形成在衬底中以限定有源区； 控制插塞，形成在隔离层之上；浮栅，形成在隔离层之上，浮栅包围控制插塞且通过间隙与 控制插塞间隔开，并且浮栅在有源区之上延伸；以及第一电荷阻挡层，形成在浮栅的侧壁之 上以填充间隙。
[0009] 一种示例性的非易失性存储器件可以包括：隔离层，形成在衬底中以限定多个有 源区；多个控制插塞，相对于多个有源区对称地布置在隔离层之上；多个浮栅，相对于有源 区非对称地布置，多个浮栅中的每个浮栅包围多个控制插塞中相应的控制插塞，并且通过 间隙与相应的控制插塞间隔开，多个浮栅中的每个浮栅在相应的有源区之上延伸；以及第 一电荷阻挡层，形成在多个浮栅中的每个浮栅的侧壁之上以填充间隙。
[0010] 一种制造非易失性存储器件的示例性方法可以包括以下步骤：在具有逻辑区和存 储区的衬底中形成隔离层；同时在存储区中形成浮栅和在逻辑区中形成逻辑栅；在逻辑栅 和浮栅的侧壁上形成间隔件；在衬底之上形成层间电介质层；以及同时形成穿通层间电介 质层的控制插塞以接触浮栅的侧壁上的间隔件，以及形成穿通层间电介质层的接触插塞以 接触有源区。
[0011] 每个浮栅可以包围相应的接触插塞。每个浮栅可以具有面对相应的控制插塞的侧 壁的侧壁。每个控制插塞可以包括至少两个具有面对每个浮栅的侧壁的侧壁的插塞。
[0012] -种示例性的微处理器可以包括：控制单元，被配置成接收包括外部命令的信号， 以及基于外部命令来执行提取、译码或输入和输出的控制；运算单元，被配置成响应于控制 单元的信号来执行操作；以及存储单元，被配置成存储以下任何一个：（i)用于执行操作的 数据；（ii)与执行操作的结果相对应的数据；或者（iii)执行操作的数据的地址，其中存储 单元包括：控制插塞，形成在衬底之上；浮栅，形成在隔离层之上，浮栅包围控制插塞且通 过间隙与控制插塞间隔开，浮栅在有源区之上延伸；以及第一电荷阻挡层，形成在浮栅的侧 壁之上以填充间隙。
[0013] 一种示例性的处理器可以包括：核心单元，被配置成响应于外部命令通过利用数 据来执行与外部命令相对应的操作；嵌入式存储单元，被配置成存储数据；高速缓冲存储 单元，被配置成存储以下任意一个：（i)用于执行操作的数据；（i i)与执行操作的结果相对 应的数据；或者（iii)执行操作的数据的地址；以及总线接口，连接在核心电路、嵌入式存 储单元和高速缓冲存储单元之间，且被配置成在核心单元和高速缓冲存储单元之间传送数 据，其中嵌入式存储单元包括：控制插塞，形成在衬底之上；浮栅，形成在隔离层之上，浮栅 包围控制插塞且通过间隙与控制插塞间隔开，所述浮栅在有源区之上延伸；以及第一电荷 阻挡层，形成在浮栅的侧壁之上以填充间隙。
【专利附图】
【附图说明】
[0014] 图1A至1D说明一种示例性的非易失性存储器件的单位单元。
[0015] 图2A和图2E是说明一种示例性非易失性存储器件的修改的实例的俯视图。
[0016] 图3A至图3E是描述一种制造非易失性存储器件的示例性方法的截面图。
[0017]图4是说明一种示例性非易失性存储器件的单元阵列的俯视图。
[0018] 图δΑ和图5B是说明一种示例性非易失性存储器件的单元阵列的修改的实例的俯 视图。
[0019] 图6是一种示例性的微处理器的配置图。
[0020] 图7是一种示例性的处理器的配置图。
【具体实施方式】
[0021]在下文中，将参照附图更详细地描述本发明的示例性实施方式。然而，本发明也可 以采用不同的方式来实施且不应解释为局限于本文所列的实施方式。确切地说，提供这些 实施方式使本发明更充分与完整，且向本领域的技术人员充分地传达本发明的范围。在本 公开中，附图标记在本发明的各种附图和实施例中与相同编号的部分相对应。
[0022] 附图并非按比例绘制，在某些情况下，为了清楚地示出实施方式的特征可能对比 例做夸大处理。应容易理解的是，在本公开中，"在…上"和"在…之上"的意思应该采用广 义的方式来解释，使得"在…上"的意思不仅是"直接在…上"，还包括在具有中间特征或中 间层的情况下"在某物上"的意思，且"在…之上"的意思不仅是直接在顶部上，还包括具有 中间特征或中间层的情况下在某物的顶部上的意思。
[0023] 此后描述的是一种可以容易地应用于利用片上系统（SoC)技术的嵌入式存储器的 非易失性存储器件，以及一种用于制造所述非易失性存储器件的方法。为此，本发明的实施 方式提供了一种非易失性存储器件，诸如快闪EEPR0M，其可以在不向逻辑工艺添加任何附 加工艺的情况下制造。快闪EEPR0M具有比单栅EEPR0M提高的集成度。另外，本发明的实 施方式提供一种非易失性存储器件的制造方法。
[0024] 快闪EEPR0M是高度集成的非易失性存储器件，其即使在没有电源供应的情况下 也可以存储数据以及对数据进行电擦除和编程。EEPR0M可以包括：具有一个栅极(例如，浮 栅)的单栅EEPR0M;具有相互垂直地层叠的两个栅极(例如，浮栅和控制栅)的层叠栅（ΕΤ0Χ) EEPR0M ;与单栅EEPR0M和层叠栅EEPR0M之间的中间形式相对应的双栅EEPR0M ;或者分裂 栅（split gate)EEPR0M。已知的单栅EEPR0M利用杂质区，例如形成在衬底中的阱，来将浮 栅与电压端子耦接。由于这个原因，单栅EEPR0M不需要执行除了逻辑工艺以外的附加工 艺，但是在改善操作特性和集成度方面具有限制。相反，具有垂直层叠的浮栅和控制栅的层 叠栅EEPR0M、浮栅和控制栅平行设置的双栅EEPR0M、或者控制栅覆盖浮栅的一个侧面的分 裂栅EEPR0M都包括控制栅。因此，可以改善操作特性和集成度，但是由于预定的逻辑工艺 不能同时形成浮栅和控制栅，所以需要执行除了预定的逻辑工艺以外的附加工艺。
[0025]因而，以下描述的本发明的实施方式提供了非易失性存储器件和制造所述非易失 性存储器件的方法，所述非易失性存储器件包括控制插塞，所述控制插塞可以通过预定的 逻辑工艺形成，且可以用作浮栅以及用于将浮栅与电压端子耦接的控制栅，使得不需要附 加除了预定的逻辑工艺以外的工艺，同时还改善操作特性和集成度。
[0026] 此外，在以下描述中，第一导电类型与第二导电类型互补。换言之，如果第一导电 类型是P型，则第二导电类型是N型；而如果第一导电类型是N型，则第二导电类型是p型。 这意味着示例性非易失性存储器件可以具有N型沟道或P型沟道。为了便于描述，假设第 一导电类型是P型而第二导电类型是N型。然而，本发明不限于此。简言之，将N型沟道非 易失性存储器件作为一个实例并在此后进行描述。
[0027] 图1A至图1D说明一种示例性的非易失性存储器件的单位单元。图1A是立体图， 而图1B是俯视图。图1C和图1D是沿着图1B所示的线A-A'和线B-B'截取的单位单元的 截面图。图2A和图2B是说明示例性非易失性存储器件的修改的实例的俯视图。
[0028] 参见图1A至图1D，示例性非易失性存储器件可以包括：隔离层102 (图1C中所 示)，形成在衬底101中来限定有源区1〇3 ;控制插塞120,形成在隔离层102之上；浮栅FG， 形成在隔离层102之上，通过间隙110与控制插塞120间隔开，包围相邻的控制插塞120， 以及具有延伸至有源区103上的部分；以及第一电荷阻挡层111，形成在浮栅FG的侧壁上 且填充间隙110。非易失性存储器件还可以包括：第二导电类型的结区108,形成在有源区 103中的浮栅FG的两侧上；接触插塞130,形成在结区108之上；第二电荷阻挡层112,形成 在控制插塞120和接触插塞的侧壁上；以及层间电介质层109,形成在衬底101之上。
[0029] 另外，示例性非易失性存储器件可以包括形成在衬底101中的第一导电类型的隔 离阱104和第二导电类型的深阱105。衬底101可以是半导体衬底。半导体衬底可以是单 晶态且可以包括含硅材料。换言之，半导体衬底可以包括单晶含硅材料。例如，衬底101可 以是体硅衬底、支撑衬底、或者按支撑衬底、掩埋绝缘层和单晶硅层顺序层叠的绝缘体上硅 (SOI)衬底。隔离阱104和深阱105提供了存储器件操作的基底。隔离阱104和深阱105 可以通过离子注入工艺来形成。深阱105可以根据非易失性存储器件的操作方法(例如，擦 除方法）来选择性地形成，且多个隔离眺104可以形成在深阱105的内部。在本文中，包括 深阱105的非易失性存储器件例如在擦除操作期间可以利用FN隧穿方法。
[0030] 在示例性的非易失性存储器件中，隔离层102可以通过浅沟槽隔离（STI)工艺形 成，且可以包括绝缘物质。由隔离层102限定的有源区103可以是具有长轴和短轴的条型 或线型。结区108可以形成在有源区103中的浮栅FG的两侧，且有源区103还可以包括突 出部(未示出），所述突出部沿着短轴的方向延伸，以有助于在结区108和接触插塞130 (或 导线）之间容易地形成接触。
[0031] 在示例性的非易失性存储器件中，形成在隔离层102之上的控制插塞120可以执 行控制栅的功能，即将浮栅FG与在编程操作、擦除操作或读取操作期间被施加偏压的电压 端子耦接。换言之，浮栅FG可以响应于通过电压端子施加到控制插塞120的偏压来控制。 本文中，控制插塞120被设置在隔离层102之上以增加被施加至控制插塞120的偏压的自 由度。简言之，由于控制插塞120被设置在隔离层102之上，所以施加至控制插塞120的偏 压的极性(例如，正或负）不受限制。
[0032] 控制插塞12〇可以与接触插塞130同时形成，并且控制插塞120可以穿通层间介 质层1〇9。控制插塞120可以包括至少一个插塞，其具有面对浮栅Fg的侧壁的侧壁。例 如，控制插塞1 2〇可以包括单个插塞，其具有面对浮栅FG的侧壁的至少一个侧壁（图1B、2B 和2〇 ;或者包括多个插塞，每个插塞具有面对浮栅FG的侧壁的至少两个侧壁（图2A、2D和 2E)。控制插塞120可以具有各种几何形状来改善浮栅 FG和控制插塞uo之间的耦合比。 本文中，如果控制插塞120和浮栅FG的侧壁面积增加，则控制插塞120和浮栅FG之间的耦 合比会增加。随着耦合比增加，可以容易地改善非易失性存储器件的集成度。
[0033]在示例性的非易失性存储器件中，浮栅FG存储逻辑信息。浮栅FG可以形成在衬 底101之上且可以与有源区103和隔离层102都交叉。浮栅FG可以形成在隔离层102之 上，以具1延伸至有源区103上的部分。有源区1〇3之上的浮栅FG可以具有条形配置，而 形成在隔离层102之上的浮栅FG可以具有多种几何形状，以增加面对控制插塞120的侧壁 的面积。然而，由于浮栅FG和控制插塞120之间的间隙，即间隙11〇的线宽减小，所以控制 插塞120和浮栅FG之间的耦合比可以增加。因此，由于间隙 110的线宽随着非易失性存储 器件的集成度的增力口而减小，所以可以容易地增加浮栅FG和控制插塞 120之间的耦合比。 [0034]浮栅FG可以是层叠有隧道绝缘层1〇6 (或栅电介质层）和栅导电层107的层叠结 构。燧道绝缘层1〇6可以是单个层，诸如氧化物层、氮化物层或氧氮化物层；或者层叠有上 述层中的至少两个的叠层。栅导电层 107可以包括含硅材料。具体地，栅导电层107可以 是多晶娃的单个层、或者层叠有多晶硅层和硅化物层的叠层。多晶硅层可以是掺杂有杂质 的掺杂的多晶桂层、或者是未掺杂有杂质的未掺杂的多晶硅层。此外，尽管示例性实施方式 描述了浮栅FG具有平面栅结构的情况，但是浮栅 FG也可以具有三维栅结构，例如鳍型栅结 构（fin gate structure)〇
[0035] 在示例性的非易失性存储器件中，形成在浮栅FG的侧壁上的第一电荷阻挡层1U 和形成在控制插塞120的侧壁上的第二电荷阻挡层112用作将浮栅FG和控制插塞120彼此 绝缘的电介质层(例如，多晶硅间电介质层（IPD))。因此，第一电荷阻挡层iu和第二电荷 阻挡层112的每个可以包括绝缘层，所述绝缘层可以是单个层，诸如氧化物层、氮化物层和 氧氮化物层，或者可以包括层叠有上述层中的至少两个的叠层。例如，第一电荷阻挡层m 和第二电荷阻挡层II2中的每个可以是0N0 (氧化物-氮化物-氧化物)层。第一电荷阻挡 层111可以填充作为浮栅FG和控制插塞12〇之间的空间的间隙110。即，第一电荷阻挡层 111可以是形成在浮栅FG的侧壁上的间隔件。例如，第一电荷阻挡层111可以通过CMOS工 艺的栅间隔件形成工艺来形成，以保护浮栅FG的侧壁。第二电荷阻挡层112补充第一电荷 阻挡层111的功能，且如果第一电荷阻挡层111由于工艺变化损失其功能则可以继续保护 浮栅FG的侧壁。第二电荷阻挡层112可以是形成在控制插塞120的侧壁上的间隔件。第 二电荷阻挡层112可以被选择性地形成。
[0036]在示例性的非易失性存储器件中，可以为第二导电类型的源极区或漏极区的结区 108可以通过离子注入工艺形成。硅化物层(未示出）可以插入在结区1〇8和接触插塞13〇 之间。形成在结区1〇8之上的接触插塞130可以包括源极接触插塞130A和漏极接触插塞 130B，可以穿通层间电介质层109,并且可以与控制插塞120同时形成。第二电荷阻挡层112 也可以形成在源极接触插塞130A和漏极接触插塞130B的侧壁上。形成在源极接触插塞 130A和漏极接触插塞130B的侧壁上的第二电荷阻挡层112可以用作阻挡层。
[0037] 在示例性的非易失性存储器件中，作为控制插塞120和浮栅FG之间的空间的间隙 110的线宽可以与浮栅FG和接触插塞13〇之间的间隙110A相同或比其更窄。例如，控制插 塞1 2〇可以通过第二电荷阻挡层112来接触浮栅FG的侧壁上的第一电荷阻挡层111，而接 触插塞13〇可以接触第一电荷阻挡层111或者经由第二电荷阻挡层112以预定间隙110A与 第一电荷阻挡层111间隔开。另外，浮栅FG和接触插塞130彼此面对的面积可以比控制插 塞120和浮栅FG彼此面对的侧壁的面积更小。如果浮栅FG和接触插塞130之间相对的侧 壁的面积和间隔、与浮栅FG和控制插塞120之间相对的侧壁的面积和间隔被设置成不同， 则可以防止浮栅FG受到通过接触插塞130施加的偏压的干扰。
[0038]通过包括用作控制栅的控制插塞120,具有上述结构的示例性的非易失性存储器 件可以具有改善的操作特性和集成度。
[0039]此外，如果浮栅FG包围控制插塞120或者如果控制插塞120包围浮栅FG，则可以 有效地增加浮栅FG和控制插塞120之间的耦合比。另外，由于浮栅FG和控制插塞120之 间的间隙110的线宽减小，所以浮栅FG和控制插塞120之间的耦合比增加。因此，操作特 性可以随着非易失性存储器件的集成度的增加而改善。
[0040] 此外，由于控制插塞120设置在隔离层102之上，所以控制插塞120不受向其施加 的偏压的极性影响。利用这个事实，可以减小向存储器单元施加偏压的外围电路的尺寸，且 可以容易地应用多种已知的操作方法。
[0041] 此外，示例性的非易失性存储器件可以在没有任何附加工艺的情况下，通过预定 的逻辑工艺来实现。随后在参照图3A至图3E来描述一种制造非易失性存储器件的示例性 方法时，将详细地描述。
[0042] 此后，将参照图1A至图ID和表1来描述操作非易失性存储器件的一种示例性方 法。以下的表1示出根据本发明的实施方式的非易失性存储器件的操作条件的实例。在表 1中，"N型"的"沟道"列表示N型沟道的非易失性存储器件，其中第一导电类型是 P型且第 二导电类型是N型；而"P型"的"沟道，，列表示P型沟道的非易失性存储器件，其中第一导 电类型是N型且第二导电类型是P型。
[0043] 表 1
[0044]
【权利要求】
1. 一种非易失性存储器件，包括： 控制插塞，所述控制插塞形成在衬底之上； 浮栅，所述浮栅形成在衬底之上，所述浮栅包围所述控制插塞，并且通过间隙与所述控 制插塞间隔开；以及 第一电荷阻挡层，所述第一电荷阻挡层形成在所述浮栅的侧壁之上以填充所述间隙。
2. 如权利要求1所述的非易失性存储器件，还包括： 第二电荷阻挡层，所述第二电荷阻挡层形成在所述控制插塞的侧壁之上。
3. 如权利要求2所述的非易失性存储器件，其中，所述第一电荷阻挡层和所述第二电 荷阻挡层是间隔件。
4. 如权利要求1所述的非易失性存储器件，其中，所述浮栅的侧壁面对所述控制插塞 的侧壁。
5. 如权利要求1所述的非易失性存储器件，其中，所述控制插塞包括至少两个具有面 对所述浮栅的侧壁的侧壁的插塞。
6. 如权利要求1所述的非易失性存储器件，其中，响应于施加至所述控制插塞的偏压 来控制所述浮栅。
7. -种非易失性存储器件，包括： 隔离层，所述隔离层形成在衬底中以限定有源区； 控制插塞，所述控制插塞形成在所述隔离层之上； 浮栅，所述浮栅形成在所述隔离层之上，所述浮栅包围所述控制插塞，并且通过间隙与 所述控制插塞间隔开，并且所述浮栅在所述有源区之上延伸；以及 第一电荷阻挡层，所述第一电荷阻挡层形成在所述浮栅的侧壁上以填充所述间隙。
8. 如权利要求7所述的非易失性存储器件，还包括： 结区，所述结区形成在所述有源区中，并且形成在所述浮栅的两侧上； 接触插塞，所述接触插塞形成在所述结区之上；以及 第二电荷阻挡层，所述第二电荷阻挡层形成在所述控制插塞的侧壁上。
9. 如权利要求8所述的非易失性存储器件，其中，所述浮栅和每个接触插塞之间的间 隙的宽度等于或宽于所述浮栅和所述控制插塞之间的间隙的宽度。
10. 如权利要求8所述的非易失性存储器件，其中，所述浮栅和所述控制插塞的相对的 侧壁的面积大于所述浮栅和所述接触插塞的相对的侧壁的面积。
【文档编号】H01L29/423GK104241292SQ201310625718
【公开日】2014年12月24日 申请日期:2013年11月28日 优先权日:2013年6月13日
【发明者】朴圣根 申请人:爱思开海力士有限公司