无分面应变硅晶体管的利记博彩app

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【专利摘要】在外延生长的晶体中存在分面或者空隙表明缺陷或者某些材料边界已经中断晶体生长。可以在外延生长硅化合物期间抑制分面化，这些硅化合物形成应变硅晶体管的源极区域和漏极区域。已经观察到分面化可以在与氧化物边界相邻生长某些硅化合物的外延层时出现，但是分面化在与硅边界相邻或者与氮化物边界相邻生长外延层时未出现。由于硅化合物的外延生长在用氧化物填充的隔离沟槽附近经常有必要，所以用于抑制这些区域中的分面化的技术特别令人感兴趣。本文呈现的一种这样的技术是用SiN对隔离沟槽加衬以在氧化物与其中将外延生长的区域之间提供屏障。
【专利说明】无分面应变硅晶体管
【技术领域】
[0001]本公开内容涉及集成电路MOSFET(金属氧化物半导体场效应晶体管)器件制作，并且具体地，涉及应变硅器件。
【背景技术】
[0002]在硅衬底上构建的集成电路通常并入场效应晶体管(FET)，在这些FET中，电流响应于向栅极施加的电压流过在源极与漏极之间的半传导沟道。应变硅晶体管是MOSFET器件，这些MSOFET器件向硅衬底中引入压缩应变以增加半传导沟道中的电荷载流子的迁移率。增加电荷迁移率造成对向栅极施加的电压的改变的更快切换响应。一种用于引入应变的方式是用外延生长的硅化合物替换源极和漏极区域中或者沟道本身中的体硅。
[0003]外延生长是指在具有与下面的体硅的晶体结构相似的晶体结构的硅表面上生长层。为了防止在外延层的边界处的不连续，重要的是执行“外延预清理”步骤以保证晶体表面无污染物。可以在外延生长出现时通过在外延工艺步骤期间原位引入杂质来掺杂外延源极和漏极区域。

【发明内容】

[0004]可能在外延生长硅或者硅化合物(诸如锗化硅(SiGe)或者碳化硅)期间出现的一个问题是分面化。在应当包含全生长晶体的区域中存在分面和/或空隙表明缺陷或者某些材料边界的存在已经中断晶体生长。
[0005]具体而言，已经观察到分面化在与氧化物边界(例如二氧化硅(SiO2)，如图1A中所示)相邻生长某些硅化合物的外延层时出现，但是分面化在与硅边界相邻(如图1B中所示)或者与氮化物边界(例如氮化硅(SiN))相邻生长外延层时未出现。由于硅化合物的外延生长在用氧化物填充的隔离沟槽附近经常有必要，所以用于抑制分面化的技术是希望的。本文呈现的一种这样的技术是用SiN对隔离沟槽加衬，使得SiN衬垫提供在氧化物与其中将外延生长的区域之间的屏障。
【专利附图】

【附图说明】
[0006]在附图中，相同标号标识相似元件。未必按比例绘制附图中的元件的尺寸和相对位置。
[0007]图1A是在氧化物边界附近表现分面化的现有技术外延硅化合物的从实际扫描电子显微镜图像获得的侧视图。
[0008]图1B是现有技术外延硅化合物的从实际扫描电子显微镜图像获得的侧视图，在该外延硅化合物中已经通过在氧化物边界与其中将外延生长的区域之间维持的硅屏障来抑制分面化。
[0009]图2图示用于形成图1B中所示硅屏障的现有技术，在该技术中使用牺牲栅极结构作为掩模。[0010]图3是根据本文描述的一个实施例的包括隔离沟槽的器件轮廓的侧视图，这些隔离沟槽具有氮化物衬垫。
[0011]图4是图示用于制作如本文描述的无分面外延源极/漏极晶体管的工艺的高级流程图。
[0012]图5A是示出可以用来在硅衬底中形成加衬隔离沟槽的工艺步骤序列的工艺流程图。
[0013]图5B是由图5A中所示工艺流程形成的器件轮廓的侧视图。
[0014]图6A是示出可以用来在硅衬底中完整形成隔离沟槽的又一工艺步骤序列的工艺流程图。
[0015]图6B是由图6A中所示工艺流程形成的器件轮廓的侧视图。
[0016]图7A是示出可以用来为本文描述的示例晶体管形成栅极和氮化物间隔物的又一工艺步骤序列的工艺流程图。
[0017]图7B和7C是由图7A中所示工艺流程形成的无分面器件轮廓的侧视图。
[0018]图8A是示出可以用来完整形成本文描述的无分面外延源极/漏极晶体管的又一工艺步骤序列的工艺流程图。
[0019]图8B和8C是由图8A中所示工艺流程形成的无分面器件轮廓的侧视图。
[0020]图9A、9B和9C是如本文描述的无分面器件轮廓的备选实施例的侧视图。
【具体实施方式】
[0021]将理解虽然本文出于示例的目的而描述本公开内容的具体实施例，但是可以进行各种修改而未脱离本公开内容的精神实质和范围。因而本公开内容除了受所附权利要求限制之外不受限制。
[0022]在以下描述中，阐述某些具体细节以便提供对公开的主题内容的各种方面的透彻理解。然而无这些具体细节仍然可以实现公开的主题内容。在一些实例中，尚未具体描述包括本文公开的主题内容的实施例的公知结构和半导体处理方法以免模糊本公开内容的其它方面的描述。
[0023]除非上下文另有要求，贯穿说明书和所附权利要求，字眼“包括(comprise) ”及其变化，诸如“包括(comprises) ”和“包括(comprising) ”将在开放、包含意义上加以解释，也就是解释为“包括但不限于”。
[0024]贯穿说明书对“一个实施例”或者“一实施例”的引用意味着结合该实施例描述的特定特征、结构或者特性包含于至少一个实施例中。因此，短语“在一个实施例中”或者“在一实施例中”在贯穿说明书的各处的出现未必都指代相同方面。另外，可以在本公开内容的一个或者多个方面中以任何适当方式组合特定特征、结构或者特性。
[0025]在以下描述中，阐述某些具体细节以便提供对公开的主题内容的各种方面的透彻理解。然而无这些具体细节仍然可以实现公开的主题内容。在一些实例中，尚未具体描述包括本文公开的主题内容的实施例的公知结构和半导体处理方法以免模糊本公开内容的其它方面的描述。
[0026]除非上下文另有要求，贯穿说明书和所附权利要求，字眼“包括(comprise) ”及其变化，诸如“包括(comprises) ”和“包括(comprising) ”将在开放、包含意义上加以解释，也就是解释为“包括但不限于”。
[0027]贯穿说明书对绝缘材料或者半传导材料的引用可以包括除了用来举例说明呈现的晶体管器件的具体实施例的材料之外的各种材料。不应狭义地解释术语“外延硅化合物”使外延生长的结构例如限于Si或者SiGe，但是实际上，广义地解释术语“外延硅化合物”覆盖可以从晶体娃表面外延生长的任何化合物。
[0028]贯穿说明书对用于沉积氮化硅、二氧化硅、金属或者相似材料的常规薄膜沉积技术的引用包括诸如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、等离子体增强化学气相沉积(PECVD)、等离子体气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、无电镀等这样的工艺。本文参照这样的工艺的示例描述具体实施例。然而本公开内容和对某些沉积技术的引用不应限于描述的沉积技术。例如在一些境况中，可以备选地使用PVD来完成引用CVD的描述，或者可以备选地使用无电镀来实现指定电镀的描述。
[0029]贯穿说明书对半导体制作领域已知的用于选择性去除多晶硅、氮化硅、二氧化硅、金属、光刻胶、聚酰亚胺或者相似材料的常规蚀刻技术的引用包括诸如湿法化学蚀刻、反应离子(等离子体)蚀刻(RIE)、清洗、湿法清理、预清理、喷射清理、化学机械平坦化(CMP)等这样的工艺。本文参照这样的工艺的示例描述具体实施例。然而本公开内容和对某些沉积技术的引用不应限于描述的沉积技术。在一些实例中，两种这样的技术可以可互换。例如剥离光刻胶可能需要在湿法化学浴器中浸溃样本或者备选地向样本上直接喷射湿化学剂。
[0030]本文参照已经产生的场效应晶体管结构的示例描述具体实施例；然而本公开内容以及对某些材料、尺度以及处理步骤的细节和排序的引用为举例而不应限于所示公开内容和引用。
[0031]在图中，相同标号标识相似特征或者元件。未必按比例绘制图中的特征的尺寸和相对位置。
[0032]图1A和IB呈现已经观测到在使用现有制作技术的SiGe或者SiC外延期间出现的多面化的示例。图1A分别示出两个现有技术应变硅场效应晶体管100和102。晶体管100包括覆盖在分别由半传导沟道110连接的外延源极和漏极区域106和108上面的栅极104。漏极108用作用于晶体管102的源极，晶体管102包括漏极112、栅极114和半传导沟道116。源极/漏极区域106、108和112包含已经与硅衬底118相邻生长的外延SiGe。
[0033]晶体管100位于如本领域熟知的那样用绝缘材料(例如二氧化硅)填充的隔离沟槽120旁边。虚设栅极122位于隔离沟槽120上方。源极106表现分面化124，其中SiGe的外延生长遇到隔离沟槽120中的氧化物材料。源极/漏极区域108未邻接氧化物填充的隔离沟槽并且未表现多面化。
[0034]图1B示出现有技术应变硅场效应晶体管150，该晶体管包括覆盖在由半传导沟道160连接的源极区域156和漏极区域158上面的栅极154。源极/漏极区域156和158包含已经与硅衬底168相邻生长的外延SiGe。与图1A中所示晶体管100相似，晶体管150位于绝缘材料(例如二氧化硅)填充的隔离沟槽170旁边。虚设栅极172位于隔离沟槽170上方。然而不同于晶体管100，晶体管150通过薄硅屏障174与隔离沟槽170间隔开。薄硅屏障174的存在通过分离外延生长与隔离沟槽170内的氧化物来抑制在源极区域156中外延生长SiGe期间形成分面。[0035]图2图示薄硅屏障174的形成方法的一个实施例。图2示出分别包括栅极202以及外延源极和漏极区域204和206的应变硅场效应晶体管200。从衬底208生长源极/漏极区域204和206。晶体管200位于两个虚设栅极210与212之间。虚设栅极210和212分别覆盖在隔离沟槽214和216上面。可以使用虚设栅极210和212作为用于向衬底208中蚀刻空隙的掩模，以后通过外延生长来填充这些空隙以分别形成源极和漏极区域204和206。
[0036]第一薄硅屏障218分离隔离沟槽214与源极204。第一薄硅屏障218因此对应于图1B中的截面显微图中所示薄硅屏障174。第二薄硅屏障220分离隔离沟槽216与漏极206。薄硅屏障218和220中的每个薄硅屏障具有由对应虚设栅极限定的宽度。例如第一薄硅屏障218的屏障宽度由虚设栅极210超出隔离沟槽214的边缘延伸的重叠距离限定。类似地，第二薄硅屏障220的屏障宽度222由虚设栅极212超出隔离沟槽216的边缘延伸的距离限定。
[0037]使用薄硅屏障218和220以在外延生长SiGe源极/漏极区域204和206期间抑制多面化的一个缺点是由于屏障宽度(例如222)而引起的在集成电路芯片中基板面(realestate)的累积损失。即使每个硅屏障宽度222可以仅约为10nm，但是在考虑数以百万计的晶体管时，约为10 %的总电路密度损失可以与硅屏障方式关联。
[0038]在图3中图示未引起电路密度减少的如本文描述的更简单和更有利方式。应变硅场效应晶体管300的一个实施例包括栅极302、源极304和漏极306。晶体管300形成于衬底308的由至少部分嵌入于衬底的表面以下并且用氧化物填充的一对隔离沟槽314和316界定的有源区域中。取代硅屏障218和220分离源极/漏极区域304和306与隔离沟槽，氮化硅衬垫324和326可以分别形成于沟槽314和316中以在沉积氧化物沟槽填充之前在衬底内建立氮化物-硅边界。
[0039]图4呈现高级工艺流程400，该流程描述可以用来创建图3中所示结构的制作工艺中的基本动作。以下在图5A-8C中进一步详述图4中所示步骤。在402，在硅衬底中蚀刻隔离沟槽并且沉积氮化物衬垫。在404，用氧化物填充隔离沟槽。在406，形成栅极结构。在408，与栅极相邻蚀刻并且用外延硅化合物替换体硅以形成源极和漏极区域。
[0040]以下参照图5A-8C，每组图通过呈现更全面的工艺步骤序列和在完成该步骤序列时获得的对应侧视图来更具体示出来自图4的工艺步骤之一。
[0041]图5A和5B更具体图示步骤402，根据一个实施例，在该步骤中形成隔离沟槽并且用保形氮化硅覆盖物对隔离沟槽加衬。图5A示出包括步骤502、504、506和508的工艺步骤序列，可以执行这些步骤以形成图5B中所示加衬隔离沟槽510。
[0042]首先可以使用常规沉积技术向硅衬底512上沉积掩盖层堆叠，该堆叠包括焊盘氧化物层514，在该焊盘氧化物层上面是氮化物层516。可以在502例如热生长或者沉积焊盘氧化物层514为约5-10nm厚度的薄层。在504，可以沉积具有在约20nm_50nm的范围内的厚度的氮化物层516。焊盘氧化物层514机械地隔离氮化物层516与硅衬底512以提供应变消除，使得防止氮化物膜中的应力在硅衬底512中引起破裂。可以使用图5B中所示氮化物层516作为用于使用常规光刻和蚀刻技术在下面的硅衬底512中图案化隔离沟槽的硬掩模。
[0043]由于常规光刻为半导体处理领域技术人员所熟知，所以未在图中明示它，但是将简要描述它。常规光刻需要在光刻胶上自旋、经过图案化的掩模使光刻胶的部分暴露于紫外线光并且显影掉光刻胶的未暴露部分，由此向光刻胶传送掩模图案。在集成电路制作的上下文中，每个掩模图案包含集成电路布局。光刻胶掩模然后可以用来向一个或者多个下面的层中蚀刻掩模图案。通常，仅如果后续蚀刻相对浅，使用这样的光刻胶掩模才是有效的，因为光刻胶可能在蚀刻工艺期间被消耗。如果所需蚀刻工艺如加衬隔离沟槽510的情况那样深，则通常使用更耐受来自长久等离子体(RIE)蚀刻的损坏的硬掩模(例如氮化物层 516)ο
[0044]在步骤506蚀刻隔离沟槽510之后，在508执行附加氮化硅沉积以形成具有在约3nm-12nm的范围内的厚度的氮化硅沟槽衬垫518。可以例如在约630°C的温度使用高温工艺来沉积沟槽衬垫。
[0045]图6A和6B更具体图示步骤404，根据一个实施例，在该步骤中填充和平坦化隔离沟槽。图6A示出包括步骤602、604和606的工艺步骤序列，可以执行这些步骤以形成图6B中所示填充的隔离沟槽610。
[0046]在602，可以用绝缘材料填充隔离沟槽510。绝缘体可以例如是二氧化硅，诸如高纵横比工艺(HARP?)填充材料612。可以使用在从Santa Clara, California的AppliedMaterials, Inc.可用的专用化学气相沉积(CVD)设备上执行的专有工艺来沉积这样的HARP?填充材料612。
[0047]在604，可以使用在氮化物层516上停止的CMP工艺来平坦化HARP?填充材料612。
[0048]在606，可以使用等离子体(RIE)蚀刻工艺取代常规热氮化磷去除步骤来去除氮化物层516以免侵蚀氮化硅隔离沟槽衬垫522。在去除氮化物层516之后，填充的隔离沟槽612可以在硅衬底512上方突出与氮化物层516的厚度近似相等的量。
[0049]图7A、7B和7C更具体图示步骤406，可以在该步骤中以常规方式执行包括步骤702、704和706的工艺步骤序列以形成如图7C中所示图案化的栅极堆叠708和多层间隔物710。
[0050]在702,可以使用对娃衬底512有选择性、侵蚀二氧化娃的湿法化学蚀刻剂(例如氢氟酸(HF))来去除焊盘氧化物层514。
[0051]在704，可以沉积栅极堆叠，该栅极堆叠包括栅极电介质712、具有第一栅极层714和第二栅极层716的栅极以及硬掩模718。第一和第二栅极层714和716的实施例分别可以包括体栅极材料，诸如功函数金属合金，例如氮化钽(TaN)、氮化钛(TiN)或者铝化钛(TiAl)。常规金属沉积工艺可以用来沉积栅极层714和716，诸如CVD、PVD、电镀工艺或者无电镀工艺。备选地，可以沉积常规多晶硅栅极作为第一栅极层714，并且第二栅极层716可以是硅化物，诸如硅化镍。栅极电介质可以由二氧化硅、氮氧化物或者另一材料(诸如氧化铪或者具有大于约4.0的高介电常数的另一电介质材料)制成。然后可以使用单个常规光刻掩膜步骤和多步骤RIE工艺来图案化栅极堆叠。
[0052]在706，可以通过掩模化隔离沟槽并且处理在隔离沟槽之间的区域来形成多层间隔物710。多层间隔物710可以包括第一氮化物间隔物层720、氧化物间隔物层722和第二氮化物间隔物层724。可以例如通过简单地执行保形氮化硅沉积步骤来形成第一氮化物间隔物层720，在该步骤中，第一氮化物间隔物层720的厚度在约20nm-50nm的范围中。第一氮化物间隔物层720的厚度然后与在图案化的栅极堆叠上面的硬掩模718的厚度相加。可以通过执行氧化物和氮化物在图案化的栅极堆叠708之上的依次保形沉积、然后执行多步骤各向异性(向下指向)蚀刻以形成图7C中所示L形多层间隔物710来一起形成氧化物间隔物层722和第二氮化物间隔物层724。在一些实施例中，可以在形成第一氮化物间隔物层720之前在栅极侧壁上生长或者沉积具有多晶硅栅极的薄氧化物层。
[0053]图8A、8B和8C更具体图示步骤408，在该步骤中可以执行包括步骤802、804和806的工艺步骤序列以用外延硅化合物替换在隔离沟槽与图案化的栅极堆叠708之间的体硅。因此在硅衬底512中基本上嵌入外延硅化合物。所得结构是如图SC中所示基本上无分面外延晶体管808。
[0054]在802，可以在填充的隔离沟槽的任一侧上的源极/漏极区域中蚀刻衬底512以产生图8B中所示结构，其中可以在不存在蚀刻停止层的情况下使用定时的湿法或者干法蚀亥IJ。可以在蚀刻衬底512之时使用包括图案化的栅极堆叠708和多层间隔物710的栅极结构作为硬掩模。可以通过朝着沟槽的底部向下延伸硅蚀刻来减轻氮化物衬底522在相邻硅中引起破裂的倾向。
[0055]希望选择对氧化物和氮化物二者高度地有选择性的蚀刻化学剂。另外，可以制作蚀刻轮廓的形状和下切程度以调整器件的性能特性。化学剂可以例如是产生基本上各向异性(向下指向)蚀刻以创建基本上竖直的轮廓的等离子体蚀刻(RIE)化学剂。基本上竖直的轮廓可以在间隔物下面具有小的横向下切，诸如图8B的实施例中所示轮廓。备选地，轮廓可以竖直而基本上无横向下切，诸如图3的实施例中所示轮廓。备选地，可以增加多步骤蚀刻工艺的各向同性，使得轮廓变得圆化而在间隔物和/或栅极本身下面有显著横向下切，诸如图9A的实施例中所示轮廓900。在一些实施例中，通过使用各向同性蚀刻、继而使用产生矩形底部部分920 (图9B)的各向异性蚀刻在栅极结构附近圆化轮廓的顶部部分的形状(910)可以是有利的。备选地，如果氮化物衬垫522足够薄，则硅蚀刻轮廓可以如图9C中所示更浅而并不引起衬底破裂的风险。此外，外延源极/漏极区域可以形成凸起源极/漏极，其中外延层930的高度可以与沟槽隔离填充材料612的高度一致，使得隔离沟槽与最终娃表面基本上齐平而不是在娃表面上方突出。
[0056]备选地，湿法化学蚀刻可以沿着晶体平面进行，从而产生不同侧壁轮廓，例如菱形轮廓(未示出)而不是图3和8B中所示矩形轮廓或者图9A、9B和9C中所示圆化轮廓。在804，可以执行预清理以从硅衬底512的蚀刻的表面去除原生氧化物、杂质等，以允许外延晶体生长未受表面污染物阻碍地出现。预清理可以例如是HF浸溃或者硅-钴-镍(SiCoNi)预清理，这与本领域已知在硅化镍形成之前预清理相似。
[0057]在806，可以从硅衬底512的表面生长晶体外延硅化合物812以形成MOS器件的源极和漏极区域。外延硅化合物812可以例如是SiGe，其中锗含量希望在约35% -55%的范围内以实现所需压缩应变水平，从而增加源极和漏极区域内的载流子迁移率。备选地，外延硅化合物812可以是SiC，其中碳含量希望少于约5%。或者其它外延硅化合物812可以用来实现所需器件特性。如果希望，则可以通过在外延生长期间引入杂质(诸如硼或者磷)来实现原位掺杂。由于氮化硅隔离沟槽衬垫522存在，所以随着晶体外延硅化合物812生长，它将遇到衬底512内的氮化物-硅边界而不是氧化物-硅边界，因此外延生长的层将保持基本上无分面。外延硅化合物812的最终厚度希望使得它的顶表面处于填充的隔离沟槽612的顶表面或者在填充的隔离沟槽612的顶表面以下。[0058]可以组合以上描述的各种实施例以提供更多实施例。在本说明书中引用的和/或在申请数据表中列举的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开通过引用而完全并入于此。可以如为了运用各种专利、申请和公开的概念而必需的那样修改实施例的方面以提供更多实施例。
[0059]可以按照以上详述的描述对实施例进行这些和其它改变。一般而言，在所附权利要求中，不应解释使用的术语使权利要求限于在说明书和权利要求中公开的具体实施例，但是应当解释这些术语包括所有可能实施例以及这样的权利要求有权具有的等效含义的完全范围。因而，权利要求不受公开内容限制。
【权利要求】
1.一种抑制外延硅晶体管中的分面化的方法，所述方法包括: 在硅表面以下延伸的成对的沟槽之间界定所述硅的有源区域； 用氮化硅沟槽衬垫对所述沟槽加衬； 用氧化物填充所述沟槽； 在所述硅表面上形成栅极结构；并且 用外延硅化合物替换在所述沟槽与所述栅极堆叠之间的体硅以形成向所述硅赋予压缩应变的基本上无分面的源极区域和漏极区域。
2.根据权利要求1所述的方法，其中所述栅极结构还包括在所述栅极堆叠的任一侧上的间隔物。
3.根据权利要求1所述的方法，其中替换体硅还包括使用各向异性反应离子蚀刻工艺并且使用所述栅极结构作为掩模来蚀刻所述体硅。
4.根据权利要求1所述的方法，其中所述外延硅化合物包括锗化硅并且锗含量在约35% -55%的范围内。
5.根据权利要求1所述的方法，其中所述外延硅化合物包括碳化硅并且碳含量少于约5%。
6.根据权利要求1所述的方法，其中所述外延娃化合物基本上嵌入于所述娃衬底中。
7.一种用于在集成 电路中使用的结构，所述结构包括: 嵌入的氧化物区域，具有在其之上的保形氮化物层；以及 硅化合物的基本上无分面的外延生长的区域，与所述嵌入的氧化物区域相邻。
8.根据权利要求7所述的结构，其中所述嵌入的氧化物区域是隔离沟槽并且保形氮化物覆盖物是氮化硅沟槽衬垫。
9.根据权利要求7所述的结构，其中保形氮化物覆盖物的厚度在约3nm-12nm的范围内。
10.根据权利要求7所述的结构，其中所述外延硅化合物是锗化硅。
11.根据权利要求7所述的结构，其中所述外延硅化合物是碳化硅。
12.—种晶体管，包括: 成对的沟槽，在娃衬底的表面以下延伸，所述沟槽用氮化娃衬垫来加衬，所述氮化娃衬垫限定所述衬底内的氮化物-硅边界； 栅极结构，在所述沟槽之间形成于所述硅衬底的表面上，所述栅极结构包括: 栅极电介质； 体栅极层； 成对的间隔物；以及 外延的源极区域和漏极区域，在所述栅极结构与所述沟槽之间延伸，所述源极区域和所述漏极区域在所述氮化物-硅边界附近基本上无分面。
13.根据权利要求12所述的晶体管，其中所述氮化硅衬垫的厚度在约3nm-12nm的范围内。
14.一种娃晶体管,包括: 用于通过用外延生长的硅化 合物的区域替换体硅区域来修改硅衬底中的电荷迁移率的装置；用于在外延生长所述硅化合物期间基本上抑制与嵌入的氧化物结构相邻的分面化的装置；以及 用于控制在所述外延生长的区域之间的电流流动的装置。
15.根据权利要求14所述的硅晶体管，其中所述用于控制在所述外延生长的区域之间的电流流动的装置包括通过栅极电介质与所述硅衬底分离的栅极。
16.根据权利要求14所述的硅晶体管，其中用于基本上抑制与嵌入的氧化物结构相邻的分面化的装置包括在所述嵌入的氧化物结构周围提供氮化物覆盖物。
17.—种硅化合物的无分面外延生长的方法，所述方法包括: 形成与其中有可能外延生长硅化合物的区域相邻的氧化物结构； 在外延生长所述硅化合物期间用氮化物屏障覆盖所述氧化物结构。
18.根据权利要求17所述的方法，其中所述氧化物结构至少部分嵌入于硅衬底中。
19.根据权利要求18所述的方法，其中所述氮化物屏障符合所述氧化物结构的表面。
20.根据权利要求19所述的方法，其中所述氮化物屏障的厚度基本上少于所述氧化物结构的厚度。`
【文档编号】H01L21/336GK103855029SQ201310470775
【公开日】2014年6月11日 申请日期:2013年10月8日 优先权日:2012年12月3日
【发明者】N·劳贝特, P·卡雷, 柳青 申请人:意法半导体公司