半导体结构与具有该半导体结构的半导体组件的利记博彩app
【专利摘要】本发明提供一种半导体结构与具有该半导体结构的半导体组件。该半导体结构包含：一基板；一第一井区，具有第一导电型，设置于该基板上；以及多个缓和区，设置于该第一井区中，从横向上靠近该第一井区的一边界，且该缓和区由剖视图视之，从纵向上贯通该第一井区；其中，该第一井区与一第二井区在该横向上，相邻于该边界，该第二井区具有与该第一导电型相反的第二导电型；其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。
【专利说明】半导体结构与具有该半导体结构的半导体组件
【【技术领域】】
[0001]本发明涉及一种半导体结构与具有该半导体结构的半导体组件，特别地涉及利用多个缓和区以提升操作电压范围的一种半导体结构与具有该半导体结构的半导体组件。
[0002]【先前技术】
[0003]图1A显不一传统半导体结构10,其中在基板Sub上包含有第一导电型井区11与第二导电型井区12，设置于基板Sub上，在如图中虚线箭头所示的横向上相邻接，且各自包含半导体组件(例如MOS晶体管、BJT晶体管、JFET晶体管等，附图中未示出)。第一导电型井区11与第二导电型井区12交界为交界区13。交界区13可为第一导电型井区11与第二导电型井区12的重叠区域。第一导电型井区11与第二导电型井区12形成于基板Sub上的磊晶层中。其中，第一导电型井区11可以是N型井区，而第二导电型井区12可以是P型井区。若需要，第一导电型井区11也可以是P型井区，而第二导电型井区12为N型井区。须注意的是，图1A中第一导电型井区11与第二导电型井区12的数量与相对位置仅为示意。
[0004]当半导体结构10应用于高能组件例如电源管理芯片(power IC),部分导电型井区例如第二导电型井区12可用以形成高压组件，而高压组件的操作电压范围与第二导电型井区12及第一导电型井区11间的崩溃电压(breakdown voltage)以及第二导电型井区12与基板Sub间的崩溃电压有关，当高压组件的操作电压过高且崩溃电压过低时，可能导致上述接面的电贯穿。参考图1B，显示一传统半导体结构20，包含基板Sub及其上的第一导电型井区11、第二导电型井区12、交界区13、以及介于第二导电型井区12与基板Sub之间的一埋层(barrierlayer)24。设置埋层24其目的之一在于提升第二导电型井区12与基板Sub间的崩溃电压，进而提升第一导电型井区11与一第二导电型井区12间的崩溃电压。然而，若第一导电型井区11与第二导电型井区12的崩溃电压过低时，依然易导致电贯穿，导致电特性失效。此外，虽然图1A、图1B中的交界区13具有提升些微的崩溃电压的效果，其依然无法满足简单且可行的方式以提升崩溃电压。
【
【发明内容】
】
[0005]根据本发明的一个方面，提供了一种半导体结构，包含一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在横向上靠近第一井区的一边界，且缓和区由剖视图视之，在纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型。其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。一实施例中，第一井区与该第二井区形成于一磊晶层中。另一实施例中，多个缓和区中的任一缓和区不接触该边界，且该多个缓和区间彼此不相接触。
[0006]在一较佳实施例中，半导体结构又包含一埋层，具有第二导电型，形成于第一井区与该基板之间，且将第一井区与基板隔开。上述实施例中，半导体结构较佳地又包含至少一埋层缓和区，设置于横向上边界附近的埋层中，且由剖视图视之，埋层缓和区在纵向上贯通埋层。
[0007]根据本发明的另一方面，提供了一种半导体组件，包含一半导体结构、一栅极、一源极与一漏极。其中，半导体结构包括:一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在横向上靠近第一井区的一边界，且缓和区由剖视图视之，在纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型；其中，缓和区的导电型为第一导电型或相反导电型态的第二导电型。栅极形成于第一井区上；源极与漏极分别在横向上，形成于栅极两侧的第一井区中。
[0008]以下通过具体实施例详加说明，能够更容易了解本发明的目的、技术内容、特点及其所达成的功效。
[0009]【附图简单说明】
[0010]图1A、1B显示现有技术的半导体结构。
[0011]图2A、2B、2C、3A、3B、3C、4A、4B、4C、5显示根据本发明的较佳实施例的半导体结构。
[0012]图6显示传统半导体结构与本发明的半导体结构的崩溃电压特性曲线。
[0013]图7、8显示根据本发明应用于半导体组件的较佳实施例。
[0014]【实施方式】
[0015]有关本发明的前述及其他技术内容、特点与功效，在以下结合附图的较佳实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如:上、下、左、右、前或后等，仅是参考附图的方向。本发明中的附均属示意，主要意在表示各装置以及各组件之间的功能作用关系，至于形状、厚度与宽度则并未依照比例绘制。
[0016]图2A，其显示根据本发明的一个方面所提供的一种半导体结构30，包含一基板Sub、一第一导电型井区31、一第二导电型井区32、以及多个缓和区SI。其中，第二导电型为与第一导电型电性相反的导电型。第一导电型井区31与第二导电型井区32都设置于基板Sub上，且第二导电型井区32于如图中所示虚线箭头的横向上，邻接第一导电型井区31，且至少一半导体组件(例如=MOS晶体管、BJT晶体管、JFET晶体管等，附图中未示出)形成于第一导电型井区31或第二导电型井区32中，或同时包含第一导电型井区31与第二导电型井区32。缓和区SI设置于例如但不限于第二导电型井区32中，在横向上靠近第二导电型井区32的边界B，也就是说相对于边界B的邻接区域A，且缓和区SI在如图中所示实线箭头的纵向上，垂直贯通第二导电型井区32。须注意的是，缓和区SI接近但不接触边界B，且缓和区SI间彼此不相接触。参照图2B中的半导体结构40，缓和区S2则设置于第一导电型井区31的邻接区域A中。无论半导体结构30或40，由缓和区S1、S2所形成的电位屏障，都可以提升第一导电型井区31与第二导电型井区32间的崩溃电压，且其中所形成的半导体组件的操作电压范围也可藉以提升。此外，缓和区S2接近但不接触边界B，且缓和区S2间彼此不相接触。一实施例中，半导体组件例如CMOS组件，同时包含第一导电型井区31与第二导电型井区32，此半导体组件也可因崩溃电压的提升而提升其操作电压范围。
[0017]图2C所显示的半导体结构50，多个缓和区S1、S2分别设置于第二导电型井区32与第一导电型井区31，且在横向上靠近边界B的邻接区域A中。当提升崩溃电压的需求较高时，同时在第二导电型井区32与第一导电型井区31的邻接区域A设置缓和区S1、S2，可进一步提升崩溃电压的数值。
[0018]前述的实施例中，缓和区S1、S2的数量不限于附图所示，例如当崩溃电压需求较低时，可单边设置两个缓和区SI或S2。而当崩溃电压需求更高时，缓和区SI或S2的设置数量可增加，例如三到四个或更高的数量，视需求而定。
[0019]一实施例中，设置于第一导电型井区31的邻接区域A的缓和区S2，且具有较第一导电型井区31的掺杂浓度为低的第一导电型低掺杂浓度。此第一导电型低掺杂浓度的形成，可先于半导体的掺杂制程中受遮障而未掺杂，之后由两侧第一导电型井区31的第一导电型杂质经热处理扩散而成。缓和区S2也可形成于一磊晶层中、与基板相当的材料、或由第二导电型杂质掺杂所构成，视需要而定。类似于缓和区S2的原理，设置于第二导电型井区32的邻接区域A的缓和区SI，可具有较第二导电型井区32的掺杂浓度为低的第二导电型低掺杂浓度，也可形成于一磊晶层、与基板相当的材料、或由第一导电型杂质掺杂所构成。
[0020]图3A显示一较佳实施例的半导体结构60，与图2A相比，其中又包含一埋层64，形成于第二导电型井区32与基板Sub之间且将第二导电型井区32与基板Sub隔开，以提升基板Sub与第二导电型井区32间的崩溃电压。一实施例中，埋层64为一第一导电型埋层，即为具有第一导电型掺杂的材质的埋层。参照图3B、3C，与图2B、2C相较，其中半导体结构70,80同样地包含埋层64，设置于第二导电型井区32与基板Sub之间且将第二导电型井区32与基板Sub隔开，以提升基板Sub与第二导电型井区32间的崩溃电压。
[0021]参考图4A、4B、4C，相较于图3A、3B、3C，其中埋层64更包含至少一埋层缓和区S3，设置于横向上边界B附近的埋层64中，且由剖视图视之，该埋层缓和区S3于纵向上垂直贯通埋层64以提升崩溃电压，其原理与缓和区S1、S2类似，都为产生电位屏障以提升崩溃电压。同样地，埋层缓和区S3的数量也不受限于附图中所显示，可依需要设计所需的缓和区S3的数量。一实施例中，埋层缓和区具有较第一导电型埋层的掺杂浓度为低的第一导电型杂质掺杂，当然缓和区也可以为第二导电型。
[0022]参照图5，其显示一实施例的半导体结构120，与前述实施例的主要差异为第二导电型井区32仅单侧与第一导电型井区31相接，另一侧则相接于基板Sub。根据附图，无论连接于基板或第一导电型井区31，都可使用缓和区S2以提升崩溃电压，而基板Sub可具有第一导电型，其杂质浓度较第一导电型井区31为低。
[0023]参照图6，其中显示传统半导体结构与本发明的半导体结构的崩溃电压特性曲线，纵坐标为电流量，横坐标为第一导电型井区与第二导电型井区间的逆向偏压V12。参考图1B，特性曲线Cl显示第一导电型井区11与第二导电型井区12在不同的逆向偏压V21下的电流量。参考图3A，特性曲线C2显示第一导电型井区31与第二导电型井区32在不同的逆向偏压V21下的电流量。比较特性曲线C1、C2，特性曲线C2的临界点Vb2 (崩溃电压)明显高于特性曲线Cl的临界点Vbl (崩溃电压)，其差异源于缓和区的作用。由此可知，缓和区可明显提升崩溃电压，同时也提升高压组件的操作电压范围。
[0024]图7、8显示根据本发明应用于半导体组件的较佳实施例。
[0025]图7显示应用本发明的半导体组件130的实施例，其中半导体组件130包含基板Sub、第一导电型井区(例如但不限于为N型井区)31、多个缓和区S1、栅极、场氧化区F0X、本体区P-body、本体极(例如具有P型杂质浓掺杂P+)、源极(例如具有N型杂质浓掺杂N+)、与漏极(例如具有N型杂质浓掺杂N+)。其中，场氧化区F0X、本体区P-body、与本体极在其他实施例中也可以省略。第一导电型井区31设置于基板Sub上。多个缓和区SI设置于第一导电型井区31中，在横向上(如图中虚线箭头所示)靠近第一导电型井区31的边界B，且缓和区SI由剖视图图7视之，在纵向上(如图中实线箭头所示)贯通第一导电型井区31。第一导电型井区31与第二导电型井区(例如但不限于为P型井区)32在横向上相邻于边界B。其中，第二导电型是与第一导电型电性相反的导电型。缓和区SI的导电型可为第一导电型或相反导电型态的第二导电型，以提升晶体管的操作电压范围。栅极形成于第一导电型井区31上。源极与漏极分别在横向上，形成于栅极两侧的第一导电型井区31中。其余细节可参考前述实施例，此处不再详述。
[0026]在图7的实施例中，根据本发明，缓和区SI也可以设置在靠近边界B的第二导电型井区32中(图中未示出)。也就是说，前述半导体结构的实施例可以应用于第二导电型井区32中的半导体组件，如此一来，同样可提升半导体组件130的崩溃电压。
[0027]图8显示应用本发明的另一半导体组件140的实施例。图8类似于图7的实施例，主要差异点为半导体组件140还包含了第二导电型井区32，及形成于第二导电型井区32中的基板电性接点，且缓和区SI位于第二导电型井区32中，横向上靠近边界B。本实施例旨在说明应用本发明的半导体组件，也可以包含在横向上相邻的第一导电型井区31与第二导电型井区32。其余细节可参考前述实施例，此处不再详述。
[0028]前述的缓和区或埋层缓和区的设计，其所需半导体制程的程序，与未设置缓和区或埋层缓和区相同，差异仅为掺杂制程的屏蔽须考虑缓和区或埋层缓和区，所需设备也都类似。但相比于现有技术，本发明具有大幅提升崩溃电压的效果，并提升高压组件的操作电压范围。
[0029]需说明的是，所谓的“邻接区域”，例如但不限于如上述图7与图8显示的实施例中，第一导电型井区与第二导电型井区的边界B周围的邻接区域A，也可以指第一导电型井区与第二导电型井区的重叠区域周围的区域。
[0030]以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。对于本领域技术人员，可以在本发明精神内，采用各种等效变化。因此凡是根据本发明的概念与精神所做出的均等变化或修饰，均应包括于本发明的申请专利范围内。例如，第一导电型井区与第二导电型井区之间增加浅沟渠隔离(Shallow trench isolat1n)的设置等,或其间可插置不影响主要功能的其他电路或组件。本发明的任一实施例或申请专利范围不须达成本发明所揭露的全部目的或优点或特点。
[0031]【符号说明】
[0032]10,20:传统半导体结构
[0033]11:第一导电型井区
[0034]12:第二导电型井区
[0035]13:交界区
[0036]24:埋层
[0037]30、40、50、60、70、80、90、100、110、120:半导体结构
[0038]130、140:半导体组件
[0039]31:第一导电型井区
[0040]32:第二导电型井区
[0041]64:埋层
[0042]A:邻接区域
[0043]B:边界
[0044]C1、C2:特性曲线
[0045]FOX:场氧化区
[0046]N+:N型杂质浓掺杂
[0047]P+:P型杂质浓掺杂
[0048]P-body:本体区
[0049]S1、S2:缓和区
[0050]S3:埋层缓和区
[0051]Sub:基板
[0052]Vl2:逆向偏压
[0053]Vbl、Vb2:临界点
【权利要求】
1.一种半导体结构，包含: 一基板； 一第一井区，具有第一导电型，设置于该基板上；以及 多个缓和区，设置于该第一井区中，在横向上靠近该第一井区的一边界，且该缓和区由剖视图视之，在纵向上贯通该第一井区； 其中，该第一井区与一第二井区在该横向上，相邻于该边界，该第二井区具有与该第一导电型相反的第二导电型； 其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。
2.根据权利要求1所述的半导体结构，其中该缓和区为第一导电型，其杂质浓度低于该第一井区。
3.根据权利要求1所述的半导体结构，其中该第一井区与该第二井区形成于一磊晶层中。
4.根据权利要求1所述的半导体结构，其中该多个缓和区中，任一缓和区不接触该边界，且该多个缓和区间彼此不相接触。
5.根据权利要求1所述的半导体结构，又包含一埋层，具有第二导电型，形成于该第一井区与该基板之间，且将该第一井区与该基板隔开。
6.根据权利要求5所述的半导体结构，又包含至少一埋层缓和区，设置于该横向上该边界附近的该埋层中，且由剖视图视之，该埋层缓和区在该纵向上贯通该埋层。
7.—种半导体组件，包含: 一半导体结构，包括: 一基板； 一第一井区，具有第一导电型，设置于该基板上；以及 多个缓和区，设置于该第一井区中，在横向上靠近该第一井区的一边界，且该缓和区由剖视图视之，在纵向上贯通该第一井区； 其中，该第一井区与一第二井区在该横向上，相邻于该边界，该第二井区具有与该第一导电型相反的第二导电型； 其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型； 一栅极，形成于该第一井区上；以及 一源极与一漏极，分别于该横向上，形成于该栅极两侧的该第一井区中。
8.根据权利要求7所述的半导体组件，其中该缓和区为第一导电型，其杂质浓度低于该第一井区。
9.根据权利要求7所述的半导体组件，其中该第一井区与该第二井区形成于一磊晶层中。
10.根据权利要求7所述的半导体组件，其中该缓和区为多个，且任一缓和区不接触该边界，且该多个隔离区间彼此不相接触。
11.根据权利要求7所述的半导体组件，又包含一埋层，具有第二导电型，形成于该第一井区与该基板之间，且将该第一井区与该基板隔开。
12.根据权利要求11所述的半导体组件，又包含至少一埋层缓和区，设置于该横向上该边界附近的该埋层中，且由剖视图视之，该埋层缓和区在该纵向上贯通该埋层。
【文档编号】H01L29/78GK104425568SQ201310403656
【公开日】2015年3月18日 申请日期:2013年9月6日 优先权日:2013年9月6日
【发明者】黄宗义 申请人:立锜科技股份有限公司