半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明公开了一种半导体装置及其制造方法。半导体装置包括一衬底以及一叠层结构。叠层结构垂直形成于衬底上。叠层结构包括多个导电层及多个绝缘层，导电层与绝缘层系交错设置(interlaced)。其中导电层的至少其中之一具有一第一掺杂段及一第二掺杂段，第一掺杂段具有一第一掺杂特性(doping property)，第二掺杂段具有一第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段和第二掺杂段的邻接面具有一晶面(grain boundary)。
【专利说明】半导体装置及其制造方法

【技术领域】
[0001]本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种具有掺杂区域的半导体装置及其制造方法。

【背景技术】
[0002]随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体管、二极管等元件已广泛使用于各式电子装置中。
[0003]针对半导体元件中的掺杂区域,传统的方式是经由注入(implantat1n)工艺制作。然而，当掺杂的深度越深时，掺杂区域分布就越大，单位体积的掺杂浓度就会越淡。此夕卜，当掺杂区域扩散，掺杂区域分布就越大时，界定掺杂区域的准确度就会下降，而影响到整体工艺的准确度。再者，为了达到预定的掺杂浓度，深度越深的区域可能必须进行较多次的注入步骤，且不同深度的区域采用的注入浓度也必须不同，制造成本因此大幅提高。因此，在半导体技术的发展中，研究人员不断的尝试并进行改善。


【发明内容】

[0004]本发明是有关于一种半导体装置及其制造方法。实施例中，在不同的工艺步骤中制作各个掺杂区域，可以准确地控制半导体装置中各个掺杂区域的范围及掺杂浓度，不仅可以达到良好的装置尺寸微缩，同时尚可以大幅节省制造成本，避免注入步骤对于半导体装置可能造成的损害。
[0005]根据本发明的一实施例，是提出一种半导体装置。半导体装置包括一衬底以及一叠层结构。叠层结构垂直形成于衬底上。叠层结构包括多个导电层及多个绝缘层，导电层与绝缘层系交错设置(interlaced)。其中导电层的至少其中之一具有一第一掺杂段及一第二掺杂段，第一掺杂段具有一第一掺杂特性(doping property)，第二掺杂段具有一第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段和第二掺杂段的邻接面具有一晶面(grain boundary)。
[0006]根据本发明的另一实施例，是提出一种半导体装置的制造方法。半导体装置的制造方法包括以下步骤。提供一衬底；以及垂直形成一叠层结构于衬底上，包括:形成多个导电层于衬底上，包括形成多个第一掺杂段及多个第二掺杂段，第一掺杂段具有一第一掺杂特性，第二掺杂段具有一第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段和第二掺杂段的邻接面具有一晶面；及形成多个绝缘层于衬底上，导电层与绝缘层系交错设置。
[0007]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:

【专利附图】

【附图说明】
[0008]图1绘示本发明的一实施例的半导体装置的立体示意图。
[0009]图2A?图2F绘示依照本发明的一实施例的一种半导体装置的制造方法示意图。
[0010]图3A绘示依照本发明的另一实施例的半导体装置的俯视示意图。
[0011]图3B绘示沿图3A的剖面线3B-3B’的剖面示意图。
[0012]图4A图?图12C绘示依照本发明的再一实施例的一种半导体装置的制造方法示意图。
[0013]图13绘示一三维垂直栅极存储器阵列(3D vertical gate memory array)的立体示意图。
[0014]【符号说明】
[0015]100、200、300、500:半导体装置
[0016]110:衬底
[0017]120、320、420:叠层结构
[0018]121、321、340、421:导电层
[0019]121a、321a、421a:第一掺杂段
[0020]121b,321b,421b:第二掺杂段
[0021]121g:邻接面
[0022]123、423:绝缘层
[0023]221,621:第一掺杂层
[0024]222:第二掺杂层
[0025]350:栅极结构
[0026]360:电荷捕捉层
[0027]370、371、371，、372、372，、373、373，、374:超薄通道
[0028]402、403、404、405、412、413、414、415:半导体条纹
[0029]409、419:串选择线栅极结构
[0030]420’:叠层条
[0031]423a、429a:顶表面
[0032]425-N ?4邪-1:字线
[0033]426、427:栅极选择线
[0034]428:底氧化层
[0035]429:氧化层
[0036]480:条状导电结构
[0037]600:存储器阵列
[0038]3B-3B，、4B_4B，、5B-5B，、6B-6B，、7B-7B，、8B-8B，、9B-9BM0B-10BMIB-1IB’、11C-11C’、12B-12B’、12C-12C’:剖面线
[0039]A、B:区域
[0040]D1、D2:延伸方向
[0041]Lg、R:长度
[0042]PRl、PR2:图案化光刻胶
[0043]T1、T2、T3:凹槽

【具体实施方式】
[0044]在此
【发明内容】
的实施例中，是提出一种半导体装置及其制造方法。实施例中，在不同的工艺步骤中制作各个掺杂区域，可以准确地控制半导体装置中各个掺杂区域的范围及掺杂浓度，不仅可以达到良好的装置尺寸微缩，同时尚可以大幅节省制造成本，避免注入步骤对于半导体装置可能造成的损害。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要之元件，以清楚显示本发明的技术特点。
[0045]请参照图1，其绘示本发明的一实施例的半导体装置100的立体示意图。半导体装置100包括衬底110以及叠层结构120，叠层结构120垂直形成于衬底110上。叠层结构120包括多个导电层121及多个绝缘层123，导电层121与绝缘层123系交错设置(interlaced)。导电层121的至少其中之一具有第一掺杂段121a及第二掺杂段121b，第一掺杂段121a具有第一掺杂特性(doping property)，第二掺杂段121b具有第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的，第一掺杂段121a和第二掺杂段121b的邻接面121g 具有一晶面(grain boundary)。
[0046]实施例中，如图1所示，所有导电层121均具有邻接的第一掺杂段121a及第二掺杂段121b，然实际应用时，亦可视应用状况作适当选择，例如仅部分导电层121具有邻接的第一掺杂段121a及第二掺杂段121b，并不以图1所示的实施态样为限。
[0047]一实施例中，导电层121的材质可包括多晶硅。其他实施例中，导电层121的材质亦可包括三五族化合物(II1-V compound)、二六族化合物(I1-VI compound)或金属氧化物。举例来说，三五族化合物例如是砷化镓(GaAs)或砷化铟镓(InGaAs) ;二六族化合物例如是碲化镉(CdTe)或硒化锰镉(CdMnSe);金属氧化物例如是铟镓锌氧化物(IndiumGallium Zinc Oxide, IGZ0)。
[0048]一实施例中，第一掺杂段121a的材质和第二掺杂段121b的材质可分别独立地包括砷(As)、磷(P)、铺(Sb)、硼(B)、碳(C)或氮(N)的至少其中之一。另一实施例中，仅第一掺杂段121a和第二掺杂段121b其中之一的材质包括砷、磷、锑、硼、碳或氮的至少其中之一；也就是说，第一掺杂段121a和第二掺杂段121b的其中之一是未掺杂的。
[0049]一实施例中，第一掺杂特性和第二掺杂特性是掺杂类型，也就是说，第一掺杂段121a和第二掺杂段121b的掺杂类型不同。举例来说，第一掺杂特性例如是N型掺杂或P型掺杂的其中之一，而第二掺杂特性则是N型掺杂或P型掺杂的其中之另一。当第一掺杂段121a和第二掺杂段121b分别是N型掺杂和P型掺杂时，第一掺杂段121a和第二掺杂段121b的邻接面便形成一个P-N结，则第一掺杂段121a和第二掺杂段121b的结合可作为二极管(d1de)应用。
[0050]另一实施例中，第一掺杂特性和第二掺杂特性是掺杂浓度，也就是说，第一掺杂段121a和第二掺杂段121b的掺杂浓度不同。举例来说，第一掺杂段121a和第二掺杂段121b的其中之一的掺杂浓度例如是大于1E19 / cm3，而另一者的掺杂浓度可以非常低，低至未掺杂或接近于未掺杂的情形，或者是1E17?1E19 / cm3。本实施例中，并不限定第一掺杂段121a和第二掺杂段121b的掺杂类型，第一掺杂段121a和第二掺杂段121b可以同为N型掺杂或P型掺杂，或者分别为N型掺杂和P型掺杂。
[0051]一实施例中，第一掺杂段121a的体积和第二掺杂段121b的体积例如是不同。
[0052]请参照图2A?图2F，其绘示依照本发明的一实施例的一种半导体装置100的制造方法示意图。
[0053]如图2A所示，提供衬底110、形成多个绝缘层123以及形成多个第一掺杂层221。第一掺杂层221具有第一掺杂特性。第一掺杂层221与绝缘层123系交错设置，并垂直叠层于衬底110上。
[0054]请参照图2B?图2D，形成多个凹槽Tl及多个第一掺杂段121a，各个凹槽Tl邻接于各个第一掺杂段121a。实施例中，形成凹槽Tl及第一掺杂段121a的制造方法例如包括以下步骤。
[0055]如图2B所示，设置一图案化光刻胶PRl于第一掺杂层221与绝缘层123形成的叠层上。图案化光刻胶PRl包覆这些第一掺杂层221的一部份。
[0056]如图2C所示，移除部分这些第一掺杂层221以形成这些凹槽Tl。这些凹槽Tl交错形成于绝缘层123之间，并且暴露于图案化光刻胶PRl之外。实施例中，例如是根据图案化光刻胶PRl以光刻刻蚀(photolithography etching)方式形成凹槽Tl。此时，已形成这些邻接的凹槽Tl与第一掺杂段121a。
[0057]如图2D所示，移除图案化光刻胶PRl。
[0058]接着，请参照图2E?图2F，形成多个第二掺杂段121b。第二掺杂段121b具有第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的。实施例中，形成第二掺杂段121b的制造方法例如包括以下步骤。
[0059]如图2E所示，填入一第二掺杂材料于这些凹槽Tl中，形成第二掺杂层222，第二掺杂材料具有第二掺杂特性。本实施例中，第二掺杂层222填满凹槽Tl并包覆绝缘层123的侧表面。实施例中，第一掺杂特性和第二掺杂特性是不同的，第一掺杂特性和第二掺杂特性例如是掺杂类型或掺杂浓度。
[0060]如图2F所示，移除暴露于凹槽TI之外的残留的第二掺杂材料，以形成这些第二掺杂段121b。本实施例中，例如是以研磨方式或刻蚀方式将暴露于凹槽Tl之外的部分第二掺杂层222移除。由于第一掺杂段121a和第二掺杂段121b是在两个工艺步骤中分别形成，因此第一掺杂段121a中的晶粒(grain)和第二掺杂段121b中的晶粒会在邻接面121g上形成一清楚的晶面。如图2F所示，第一掺杂段121a和第二掺杂段121b形成多个导电层121，导电层121与绝缘层123系垂直地交错设置于衬底110上。本实施例中，第二掺杂段121b的体积小于第一掺杂段121a的体积。至此，形成于图2F(图1)所示的半导体装置100。
[0061]根据本发明的实施例的方式在不同的工艺步骤中制作不同掺杂段，可以准确地界定半导体装置中在三维的X、Y和Z方向的各个掺杂区域的范围，使得掺杂区域之间的界线分明，并且可以根据应用的需求良好地控制各个区域的掺杂浓度。举例而言，当第一掺杂段121a和第二掺杂段121b分别是N型掺杂和P型掺杂时，第一掺杂段121a和第二掺杂段121b的邻接面便可形成一个良好的P-N结，则形成的二极管亦具有良好特性。特别是针对三维半导体装置，无论各个掺杂区域具有何种深度(Z方向)，均能够达到预定的掺杂浓度及掺杂范围。
[0062]再者，根据本发明的实施例的方式制作多个具有不同掺杂特性的掺杂区域，特别是在X方向和Y方向不会产生不当的掺杂扩散，不仅可以达到良好的装置尺寸微缩，也不需进行多次注入步骤，可以大幅节省制造成本，同时也可避免注入步骤对于半导体装置可能造成的损害。
[0063]请参照图3A?图3B，图3A绘示依照本发明的另一实施例的半导体装置300的俯视示意图，图3B绘示沿图3A的剖面线3B-3B’的剖面示意图。
[0064]如图3A?图3B所示，半导体装置300中，第二掺杂段321b的掺杂浓度小于第一掺杂段321a的掺杂浓度。半导体装置300更可包括栅极结构350，栅极结构350对应设置于具有较小掺杂浓度的第二掺杂段321b处。本实施例中，第二掺杂段321b的体积(区域)小于第一掺杂段321a的体积(区域)。另一实施例中，第二掺杂段321b的掺杂浓度大于第一掺杂段321a的掺杂浓度，则栅极结构350对应设置于具有较小掺杂浓度的第一掺杂段321a处(未绘示)。以下是以第二掺杂段321b具有较小掺杂浓度为例说明，然并非用以限定本发明的范围。
[0065]本实施例中，半导体装置300例如是一种三维存储器结构。如图3A?图3B所示，半导体装置300更可包括多个叠层结构320、导电层340、电荷捕捉层360和超薄通道370、371、371’、372、372’、373、373’和 374。超薄通道 370、371、371’、372、372’、373、373’和 374位于电荷捕捉层360外侧和衬里式地位于叠层结构320之间。电流在超薄通道中沿Y方向流动，且超薄通道受到字符选择器的控制。第一掺杂段321a例如是存储器结构的字线，字线连接至超薄通道；导电层340例如是底部栅极层；栅极结构350例如是字线选择器，设置于各叠层结构320的尾端的两侧，并分别连接电荷捕捉层360。操作三维存储器结构是通过字符选择器(栅极结构350)选择对应的字线(第一掺杂段321a)。
[0066]如图3B所不,导电层340例如可以和用于制作导电层321的第一掺杂层(具有与第一掺杂段321a相同的高掺杂浓度)一起制作，也就是说,导电层340和第一掺杂层的材质是相同的。接着，在全部的导电层(导电层340和第一掺杂层)中，仅针对部分的导电层进行制作第一掺杂段321a及第二掺杂段321b以形成导电层321，导电层340并不具有多个掺杂段。这是因为作为底部栅极层的导电层340必须具有高掺杂浓度。
[0067]为了使字符选择器(栅极结构350)可关闭，绝缘层323之间对应字符选择器的导电层321部分(第二掺杂段321b)必须是低掺杂或无掺杂，因此，栅极结构350对应设置于具有较小掺杂浓度的第二掺杂段321b处。本实施例中，栅极结构350例如是单栅极设计(single gate design),然实际应用时,栅极结构的设计亦视应用状况作适当选择,可以是双栅极设计(double gate design)或环绕栅极设计(surrounding gate design),并不以前述设计方式为限。
[0068]实施例中，如图3A?图3B所示，栅极结构350具有一栅极长度Lg，栅极长度Lg平行于具有较低掺杂浓度的第二掺杂段321b的一长度R，栅极长度Lg大于第二掺杂段321b的长度R。实施例中，如图3A?图3B所示，第二掺杂段321b的长度R完全位于栅极长度Lg涵盖的范围内。
[0069]根据本发明的实施例的方式制作的多个掺杂段(例如是第一掺杂段321a和第二掺杂段321b)之间具有清楚界定的接面(晶面)，但基于后续还会对半导体装置300进行热处理，载子(carrier)很可能会因此扩散，因此原本清楚界定的接面有可能受到载子扩散的影响。此些扩散出接面的载子有可能会在关闭的状态便导通，进而产生串联的阻值，会造成阻容延迟(RC delay)的问题。如图3A?图3B所示，栅极长度Lg大于第二掺杂段321b的长度R，并且将第二掺杂段321b的长度R涵盖在栅极长度Lg的范围内，便可以有效地将载子可能扩散的区域涵盖进栅极结构350控制的区域，进而有效地改善阻容延迟的问题。
[0070]请参照图4A图?图12C，其绘示依照本发明的再一实施例的一种半导体装置500的制造方法示意图。
[0071]请参照图4A?图4B (图4B绘示沿图4A的剖面线4B-4B’的剖面示意图)，提供衬底110、形成多个绝缘层423以及形成多个第一掺杂层621。第一掺杂层621具有第一掺杂特性。第一掺杂层621与绝缘层423系交错设置，并垂直叠层于衬底110上。如图4B所示，更可形成一底氧化层428于衬底110和绝缘层423及第一掺杂层621构成的叠层之间。
[0072]请参照图5A?图7B，形成多个凹槽T3及多个第一掺杂段421a，各个凹槽T3邻接于各个第一掺杂段421a。实施例中，形成凹槽T3及第一掺杂段421a的制造方法例如包括以下步骤。
[0073]如图5A?图5B所示(图5B绘示沿图5A的剖面线5B-5B’的剖面示意图)，设置一图案化光刻胶PR2于第一掺杂层621与绝缘层423构成的叠层上。接着，根据图案化光刻胶PR2刻蚀第一掺杂层621与绝缘层423构成的叠层以形成凹槽T2。凹槽T2向下延伸至底氧化层428的表面。
[0074]如图6A?图6B所示(图6B绘示沿图6A的剖面线6B-6B’的剖面示意图)，移除图案化光刻胶PR2。
[0075]如图7A?图7B所示(图7B绘示沿图7A的剖面线7B-7B’的剖面示意图)，移除部分这些第一掺杂层621以形成这些凹槽T3与这些第一掺杂段421a，这些凹槽T3交错形成于绝缘层423之间，各个凹槽T3邻接于各个第一掺杂段421a。实施例中，是采用有选择性的等向性刻蚀方式，例如化学表面刻蚀(chemical direct etching,⑶E),以移除部分这些第一掺杂层621。刻蚀液对于第一掺杂层621和绝缘层423具有高刻蚀选择比。
[0076]接着，请参照图8A?图9B，形成多个第二掺杂段421b。第二掺杂段421b具有第二掺杂特性，第一掺杂特性和第二掺杂特性是不同的。实施例中，形成第二掺杂段421b的制造方法例如包括以下步骤。
[0077]如图8A?图8B所示(图8B绘示沿图8A的剖面线8B-8B’的剖面示意图)，将一第二掺杂材料填入这些凹槽T3中并沉积于最顶部的绝缘层423的表面上，形成第二掺杂层622，第二掺杂材料具有第二掺杂特性。本实施例中，第二掺杂层622填满凹槽T3并包覆绝缘层423的整个表面。实施例中，第一掺杂特性和第二掺杂特性是不同的，第一掺杂特性和第二掺杂特性例如是掺杂类型或掺杂浓度。
[0078]如图9A?图9B所示(图9B绘示沿图9A的剖面线9B-9B’的剖面示意图)，移除暴露于凹槽T3之外的残留的第二掺杂材料，以形成这些第二掺杂段421b。本实施例中，例如是以化学表面刻蚀方式或全面性刻蚀(blanking etch)方式将暴露于凹槽T3之外的部分第二掺杂层622移除。由于第一掺杂段421a和第二掺杂段421b是在两个工艺步骤中分别形成，因此第一掺杂段421a中的晶粒(grain)和第二掺杂段421b中的晶粒会在邻接面421g上形成一清楚的晶面。如图9B所示，第一掺杂段421a和第二掺杂段421b形成多个导电层421，导电层421与绝缘层423系交错设置以形成叠层结构420，叠层结构420垂直地设置于衬底110上。本实施例中，第二掺杂段421b的体积小于第一掺杂段421a的体积。
[0079]接着，如图1OA?图1OB所示(图1OB绘示沿图1OA的剖面线10B-10B’的剖面示意图)，形成氧化层429于凹槽T2中，并且对氧化层429的顶表面进行研磨，以使得氧化层429的顶表面429a与顶部的氧化层423的顶表面423a齐平。实施例中，例如是以化学机械研磨(CMP)方式研磨氧化层429。
[0080]接着，如图1lA?图1lC所示(图1lB绘示沿图1lA的剖面线11B-11B’的剖面示意图，图1lC绘示沿图1lC的剖面线11C-11C’的剖面示意图)，图案化叠层结构420以形成多个叠层条420’。
[0081]接着，如图12A?图12C所示(图12B绘示沿图12A的剖面线12B-12B’的剖面示意图，图12C绘示沿图12C的剖面线12C-12C’的剖面示意图)，形成电荷捕捉层(未绘示)于叠层条420’上，以及形成多个条状导电结构480于叠层条420’上。叠层条420’的延伸方向Dl例如是垂直于条状导电结构480的延伸方向D2。至此，形成于图12A?图12C所示的半导体装置500。
[0082]一实施例中，以半导体装置500为一三维存储装置为例，如图12A?图12C所示，叠层结构420’例如是位线，条状导电结构480例如是字线的主要结构。
[0083]请参照图13,其绘示一三维垂直栅极存储器阵列(3D vertical gate memoryarray)600的立体示意图。请同时参照图12A?图12C和图13，半导体装置500的制造方法可应用于制作存储器阵列600。举例来说，半导体装置500的导电层421可视作存储器阵列600的半导体条纹402、403、404、405、412、413、414、415，半导体装置500的条状导电结构480可视作存储器阵列600的至少字线425-N至425-1。本实施例中，存储器阵列600的半导体条纹402?405、412?415具有对应至少串选择线栅极结构409 / 419、栅极选择线426 / 427和字线425-N至425-1的区域B，区域B是栅极控制区域，必须是低掺杂或无掺杂；半导体条纹402?405、412?415亦具有未被串选择线栅极结构409 / 419、栅极选择线426 / 427和字线425-N至425-1覆盖及控制的区域A，区域A不具有反转层，需具有较高掺杂浓度用以导通。区域B的半导体条纹402?405、412?415都具有通道，电流在通道中沿着半导体条纹402?405、412?415延伸的方向流动。
[0084]本实施例中，半导体装置500中，第二掺杂段421b的掺杂浓度例如是大于第一掺杂段421a的掺杂浓度。请同时参照图12A?图12C和图13，具有较大掺杂浓度的第二掺杂段421b可用来制作存储器阵列600的半导体条纹402?405、412?415的区域A，具有较小掺杂浓度的第一掺杂段421a可用来制作半导体条纹402?405、412?415的区域B。换言之，根据本发明的实施例，半导体条纹402?405、412?415的制造方法例如包括:形成具有低掺杂浓度的多个半导体条纹(似于制作第一掺杂层621的方式)，接着定义出区域A和区域B，以及以重掺杂浓度的半导体材料取代原来位于区域A中的轻掺杂半导体条纹段(类似于制作第二掺杂段421b的方式)，以形成具有重掺杂浓度的区域A和轻掺杂浓度的区域B的半导体条纹402?405、412?415。如此一来，重掺杂的区域A和轻掺杂的区域B之间具有清楚界定的接面(晶面)，此两区域的掺杂浓度和区域范围可以受到良好的控制，同时因为省略多次注入步骤而能够大幅减少制造成本。
[0085]此外，根据本发明的实施例的制造方法(例如是半导体装置500的制造方法)制作存储器阵列600，半导体条纹402?405、412?415的区域B的范围完全涵盖在栅极控制区域(例如是串选择线栅极结构409 / 419、栅极选择线426 / 427和字线425-N至425-1分布的范围)内，可以有效地将区域B中可能因热处理而造成的载子扩散的区域涵盖进栅极控制区域，进而能有效地改善阻容延迟的问题。
[0086]综上所述，虽然本发明已以较佳实施例发明如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体装置，包括: 一衬底；以及 一叠层结构，垂直形成于该衬底上，包括: 多个导电层；及 多个绝缘层，这些导电层与这些绝缘层系交错设置(interlaced)； 其中这些导电层的至少其中之一具有一第一掺杂段及一第二掺杂段，该第一掺杂段具有一第一掺杂特性(doping property),该第二掺杂段具有一第二掺杂特性,该第一掺杂特性和该第二掺杂特性是不同的，该第一掺杂段和该第二掺杂段的邻接面具有一晶面(grainboundary)。
2.根据权利要求1所述的半导体装置，其中该第一掺杂段和该第二掺杂段的至少其中之一包括砷(As)、磷(P)、锑(Sb)、硼(B)、碳(C)或氮(N)的至少其中之一。
3.根据权利要求1所述的半导体装置，其中该第一掺杂特性和该第二掺杂特性为掺杂浓度，该第一掺杂段和该第二掺杂段其中之一的掺杂浓度是1E17?1E19 / cm3，另一者的掺杂浓度是大于1E19 / cm3。
4.根据权利要求1所述的半导体装置，其中该第一掺杂特性和陔第二掺杂特性为掺杂类型，该第一掺杂特性和该第二掺杂特性分别独立地为N型掺杂或P型掺杂。
5.根据权利要求1所述的半导体装置，其中该第一掺杂段的体积和该第二掺杂段的体积是不同的。
6.根据权利要求1所述的半导体装置，其中这些导电层包括多晶硅。
7.根据权利要求1所述的半导体装置，其中这些导电层包括三五族化合物(II1-Vcompound)、二六族化合物(I1-VI compound)或金属氧化物的至少其中之一。
8.根据权利要求1所述的半导体装置，其中该第二掺杂段的掺杂浓度不同于该第一掺杂段的掺杂浓度，该半导体装置更包括一栅极结构，对应设置于该第一掺杂段和该第二掺杂段中具有较小掺杂浓度者。
9.根据权利要求8所述的半导体装置，其中该栅极结构具有一栅极长度，该栅极长度平行于该第一掺杂段和该第二掺杂段中具有较小掺杂浓度者的一长度，该栅极长度大于该长度。
10.根据权利要求8所述的半导体装置，其中该栅极结构为单栅极设计(singlegate design)、双栅极设计(double gate design)或环绕栅极设计(surrounding gatedesign)。
11.一种半导体装置的制造方法，包括: 提供一衬底；以及 垂直形成一叠层结构于该衬底上，包括: 形成多个导电层于该衬底上，包括形成多个第一掺杂段及多个第二掺杂段，这些第一掺杂段具有一第一掺杂特性，这些第二掺杂段具有一第二掺杂特性，该第一掺杂特性和该第二掺杂特性是不同的，这些第一掺杂段和这些第二掺杂段的邻接面具有一晶面；及 形成多个绝缘层于该衬底上，这些导电层与这些绝缘层系交错设置。
12.根据权利要求11所述的半导体装置的制造方法，其中该第一掺杂特性和该第二掺杂特性为掺杂类型或掺杂浓度。
13.根据权利要求11所述的半导体装置的制造方法，其中形成这些第一掺杂段的步骤包括: 形成多个第一掺杂层，这些第一掺杂层具有该第一掺杂特性；以及 移除部分这些第一掺杂层以形成多个凹槽及这些第一掺杂段，这些凹槽邻接于这些第一掺杂段。
14.根据权利要求13所述的半导体装置的制造方法，其中这些第一掺杂层与这些绝缘层系交错设置。
15.根据权利要求11所述的半导体装置的制造方法，其中形成这些第二掺杂段的步骤包括: 形成多个凹槽邻接于这些第一掺杂段；以及 填入一第二掺杂材料于这些凹槽中，该第二掺杂材料具有该第二掺杂特性，以形成这些第二掺杂段。
16.根据权利要求15所述的半导体装置的制造方法，其中形成这些第二掺杂段的步骤更包括: 填入该第二掺杂材料之后，移除暴露于这些凹槽之外的该第二掺杂材料。
17.根据权利要求15所述的半导体装置的制造方法，其中这些第二掺杂段的体积小于这些第一掺杂段的体积。
18.根据权利要求11所述的半导体装置的制造方法，其中这些第二掺杂段的掺杂浓度不同于这些第一掺杂段的掺杂浓度，该制造方法更包括: 设置一栅极结构于对应这些第一掺杂段和这些第二掺杂段中具有较小掺杂浓度者。
19.根据权利要求18所述的半导体装置的制造方法，其中该栅极结构具有一栅极长度，该栅极长度平行于这些第一掺杂段和这些第二掺杂段中具有较小掺杂浓度者的一长度，该栅极长度大于该长度。
20.根据权利要求11所述的半导体装置的制造方法，其中这些导电层包括多晶硅、三五族化合物、二六族化合物或金属氧化物的至少其中之一。
【文档编号】H01L21/8247GK104425501SQ201310403509
【公开日】2015年3月18日 申请日期:2013年9月6日 优先权日:2013年9月6日
【发明者】陈士弘, 赖二琨 申请人:旺宏电子股份有限公司