半导体装置及其制造方法
【专利摘要】本发明提供一种半导体装置及其制造方法。在半导体装置（1）中，在半导体基板（10）内形成有多个活性区域（11），形成有对邻接的活性区域（11a、11b）进行电分离的第一元件分离区域（12）及第二元件分离区域（13），以跨过活性区域（11）的方式形成有栅极电极（15）。第一元件分离区域（12）包括在第二方向（D2）上延伸的第一区域（121）和在与第一区域（121）交差的方向上延伸的第二区域（122）。邻接的栅极电极的一方的栅极电极（15a）的端边（15a1）包括处于第二区域（122）上的第一重叠部分，另一方的栅极电极的端边（15b1）包括处于第二区域（122）上的第二重叠部分。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明涉及具有元件分离区域的半导体装置及其制造方法。
【背景技术】
[0002]以谋求半导体集成电路的高集成化等为目的，采用沟道(trench)结构作为对半导体基板中的多个元件区域相互进行电分离的元件分离区域(例如，参照专利文献I)。此外，已知通过以使栅极电极的端边重叠在元件分离区域上的方式形成栅极电极，从而MOS晶体管的源极-漏极间的漏电流会减低(例如，参照专利文献2)。
[0003]现有技术文献 专利文献
专利文献1:特开平10-56059号公报；
专利文献2:特开2010-40896号公报。
【发明内容】
[0004]发明要解决的课题
然而，在为了谋求进一步的高集成化而将沟道结构的元件分离区域的宽度做得微小的情况下，由于栅极电极的端边的制造偏差，栅极电极的端边不重叠在元件分离区域上，不能谋求源极-漏极间的漏电流的减低的状况，或由于邻接的栅极电极彼此在元件分离区域上相互交迭而造成电短路的状况等令人担忧。
[0005]因此，在本发明中，其目的在于，提供一种即使在将沟道结构的元件分离区域的宽度做得微小的情况下也能谋求源极-漏极间的漏电流的减低且使邻接的栅极电极彼此难以产生短路的半导体装置及其制造方法。
[0006]用于解决课题的方案
本发明的一个方案的半导体装置，其特征在于，具有:形成在半导体基板内，排列在与所述半导体基板的表面平行的第一方向上的多个活性区域；形成在所述半导体基板内，对邻接的所述活性区域相互进行电分离的第一元件分离区域；以及以分别跨过所述多个活性区域的方式形成在所述半导体基板的所述表面上，排列在所述第一方向上的多个栅极电极，所述第一元件分离区域包括:在邻接的所述活性区域之间在与所述表面平行且与所述第一方向正交的第二方向上延伸的第一区域；以及在与所述表面平行且与所述第一区域交差的方向上延伸的第二区域，作为邻接的所述栅极电极的一方的栅极电极的端边的第一端边包括处于所述第二区域上的第一重叠部分，与所述第一端边相向且作为邻接的所述栅极电极的另一方的栅极电极的端边的第二端边包括处于所述第二区域上的第二重叠部分。
[0007]本发明的另一个方案的半导体装置的制造方法，其特征在于，具有:在半导体基板内形成排列在与所述半导体基板的表面平行的第一方向上的多个活性区域的工序；在所述半导体基板内形成对邻接的所述活性区域相互进行电分离的第一元件分离区域的工序；以及在所述半导体基板的所述表面上以分别跨过所述多个活性区域的方式形成排列在所述第一方向上的多个栅极电极的工序，形成所述第一元件分离区域的所述工序以如下方式进行，即，作为所述第一元件分离区域，在邻接的所述活性区域之间形成在与所述表面平行且与所述第一方向正交的第二方向上延伸的第一区域和在与所述表面平行且与所述第一区域交差的方向上延伸的第二区域，形成所述多个栅极电极的所述工序以如下方式进行，即，作为邻接的所述栅极电极的一方的栅极电极的端边的第一端边包括处于所述第二区域上的第一重叠部分，与所述第一端边相向且作为邻接的所述栅极电极的另一方的栅极电极的端边的第二端边包括处于所述第二区域上的第二重叠部分。
[0008]发明效果
根据本发明，能谋求源极-漏极间的漏电流的减低，而且能使邻接的栅极电极彼此难以产生短路。
【专利附图】
【附图说明】
[0009]图1是概略性地示出本发明的第一实施方式的半导体装置的平面图。
[0010]图2是概略性地示出将图1中的半导体装置用S2-S2线切开的面的纵截面图。
[0011]图3是概略性地示出将图1中的半导体装置用S3-S3线切开的面的纵截面图。
[0012]图4是概略性地示出将图1中的半导体装置用S4-S4线切开的面的纵截面图。
[0013]图5是概略性地示出第一实施方式的半导体装置的平面图。
[0014]图6是概略性地示出将图5中的半导体装置用S6-S6线切开的面的纵截面图。
[0015]图7是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 I)。
[0016]图8是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 2)。
[0017]图9是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 3)。
[0018]图10是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 4)。
[0019]图11是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 5)。
[0020]图12中的(a)和(b)是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其6)。
[0021]图13是示出第一实施方式的半导体装置的制造方法的工序的概略性的纵截面图(其 7)。
[0022]图14是示出第一实施方式的半导体装置的制造方法的流程图。
[0023]图15是概略性地示出第一比较例的半导体装置的平面图。
[0024]图16是概略性地示出将图15中的半导体装置用S16-S16线切开的面的纵截面图。
[0025]图17是概略性地示出第一比较例的半导体装置的平面图。
[0026]图18是概略性地示出第二比较例的半导体装置的平面图。
[0027]图19是概略性地示出将图18中的半导体装置用S19-S19线切开的面的纵截面图。
[0028]图20是概略性地示出第一实施方式的变形例的半导体装置的平面图。
[0029]图21是概略性地示出将图20中的半导体装置用S21-S21线切开的面的纵截面图。
[0030]图22是概略性地示出本发明的第二实施方式的半导体装置的平面图。
[0031]图23是概略性地示出将图22中的半导体装置用S23-S23线切开的面的纵截面图。
[0032]图24是概略性地示出将图22中的半导体装置用S24-S24线切开的面的纵截面图。
[0033]图25是概略性地示出将图22中的半导体装置用S25-S25线切开的面的纵截面图。
[0034]图26是概略性地示出第二实施方式的半导体装置的平面图。
[0035]图27是概略性地示出将图26中的半导体装置用S27S27线切开的面的纵截面图。
[0036]图28是概略性地示出第二实施方式的变形例的半导体装置的平面图。
[0037]图29是概略性地示出将图28中的半导体装置用S29-S29线切开的面的纵截面图。
[0038]图30是概略性地示出本发明的第三实施方式的半导体装置的平面图。
[0039]图31是概略性地示出将图30中的半导体装置用S31-S31线切开的面的纵截面图。
[0040]图32是概略性地示出将图30中的半导体装置用S32-S32线切开的面的纵截面图。
[0041]图33是概略性地示出将图30中的半导体装置用S33-S33线切开的面的纵截面图。
[0042]图34是概略性地示出第三实施方式的半导体装置的平面图。
[0043]图35是概略性地示出将图34中的半导体装置用S35-S35线切开的面的纵截面图。
[0044]图36是概略性地示出第三实施方式的变形例的半导体装置的平面图。
[0045]图37是概略性地示出将图36中的半导体装置用S37-S37线切开的面的纵截面图。
[0046]图38是概略性地示出变形例的半导体装置9的平面图。
【具体实施方式】
[0047]《I》第一实施方式
《1-1》第一实施方式的半导体装置
图1是概略性地示出第一实施方式的半导体装置I的平面图。在图1中，示出了半导体装置I包括两个半导体元件la、Ib的例子。半导体元件la、Ib例如是MOS晶体管。此外，图2是概略性地示出将图1中的半导体装置I用S2-S2线切开的面的纵截面图，图3是概略性地示出将图1中的半导体装置I用S3-S3线切开的面的纵截面图，图4是概略性地示出将图1中的半导体装置I用S4-S4线切开的面的纵截面图。
[0048]图5是概略性地示出第一实施方式的半导体装置I的平面图。在图5中，示出了在作为半导体基板10的娃晶片(silicon wafer)呈矩阵状排列有多个半导体元件的例子。图6是概略性地示出将图5中的半导体装置I用S6-S6线切开的面的纵截面图。
[0049]如图1?图6所示，第一实施方式的半导体装置I在半导体基板10内或半导体基板10上具有活性区域11 (lla、llb)、第一元件分离区域12 (121、122)、第二元件分离区域
13、栅极绝缘膜14 (14a、14b)、栅极电极15 (15a、15b)。
[0050]如图1或图5所示，多个活性区域11形成在半导体基板10内，以排列在与半导体基板10的表面(例如，图2中的水平面)平行的第一方向Dl上的方式配置。第一元件分离区域12形成在半导体基板10内，对多个活性区域11之中的邻接的活性区域IlaUlb相互进行电分离。第二元件分离区域13形成在半导体基板10内的第一元件分离区域12与活性区域11之间。栅极电极15夹着栅极绝缘膜14，在半导体基板10的表面上以在第一方向Dl上跨过活性区域11的方式形成。多个栅极电极15以排列在第一方向Dl上的方式形成。如图2?图4及图6所示，第二元件分离区域13的深度形成得比第一元件分离区域12的深度浅。第一元件分离区域12是深沟道隔离(DT1:Deep Trench Isolation)区域。第二兀件分离区域13是浅沟道隔离(ST1:Shallow Trench Isolation)区域。
[0051]如图1所示，第一元件分离区域12在邻接的活性区域IlaUlb之间包括:在与半导体基板10的表面平行且与第一方向Dl正交的第二方向D2上延伸的第一区域121 ;以及在与半导体基板10的表面平行且与第一区域121交差的方向上延伸的第二区域122。在第一实施方式中，第一元件分离区域12的第二区域122包括:向邻接的活性区域IlaUlb的一方的活性区域Ila侧突出的第一凸部122a ;以及向邻接的活性区域IlaUlb的另一方的活性区域Ilb侧突出的第二凸部122b。第一凸部122a与第二凸部122b在第一方向Dl上呈直线状地(呈一列地)排列，从第一区域121相互向相反方向突出。
[0052]此外，如图1所示，在第一实施方式中，多个栅极电极15之中的作为邻接的栅极电极15a、15b的一方的栅极电极15a的端边的第一端边15al，以包括处于第一凸部122a上的第一重叠部分(与第一凸部122a重叠的部分)的方式形成。与第一端边15al相向且作为邻接的栅极电极15a、15b的另一方的栅极电极15b的端边的第二端边15bl，以包括处于第二凸部122b上的第二重叠部分(与第二凸部122b重叠的部分)的方式形成。另外，虽然图1的栅极电极15是矩形，但是也能做成为矩形以外的形状。
[0053]假设，在第一元件分离区域12的第一及第二凸部122a、122b以超过第二元件分离区域13到达活性区域11的方式构成的情况下，存在第一及第二凸部122a、122b对作为半导体元件Ia或Ib的晶体管的特性造成影响的危险。但是，通过以包围第一元件分离区域12的方式具备第二元件分离区域13，S卩，通过采用以STI区域包围DTI区域的结构，从而可减轻第一元件分离区域12的第一及第二凸部122a、122b对晶体管的特性造成的影响。
[0054]此外，在第一实施方式中，在半导体元件la、lb是MOS晶体管的情况下，如图4所示，在活性区域11内形成有源极区域111和漏极区域112。
[0055]《1-2》第一实施方式的半导体装置的制造方法
图7?图11、图12 (a)及(b)、图13是示出第一实施方式的半导体装置I的制造方法的工序的概略性的纵截面图。图14是示出第一实施方式的半导体装置的制造方法的流程图。另外，图7?图11及图12(a)示出将图1中的半导体装置I用S4-S4线切开的面(SP，将图5中的半导体装置I用S6-S6线切开的面)，图12 (b)及图13示出将图1中的半导体装置I用S4-S4线切开的面。
[0056]在第一实施方式中，首先，如图7所示，例如使用照相平版印刷(photolithography)技术及干式蚀刻(dry etching)处理在半导体基板10形成浅沟道(shallow trench) 101 (图 14 中的步骤 ST1)。
[0057]接着，如图8所示，例如使用照相平版印刷技术及干式蚀刻处理在半导体基板10形成比浅沟道101深的深沟道(deep trench) 102 (图14中的步骤ST2)。
[0058]接着，如图9所示，例如使用CVD (化学气相生长)法以填补浅沟道101内及深沟道102内的方式在半导体基板10上沉积绝缘材料，例如多晶硅(polysilicon) 103 (图14中的步骤ST3)。
[0059]接着，如图10所示，例如使用CM P (化学机械研磨)法对具备多晶硅103的半导体基板10的表面(图14中的上表面)进行平坦化(图14中的步骤ST4)。
[0060]接着，如图11所示，例如使用热氧化处理在半导体基板10的表面形成栅极绝缘膜14 (图14中的步骤ST5)。栅极绝缘膜14例如是硅氧化膜，例如，膜厚为800 。
[0061]接着,如图12 (a)及(b)所示,例如使用派射(sputter)法、照相平版印刷技术及蚀刻处理在半导体基板10的表面上的栅极绝缘膜14上形成由导电性材料构成的栅极电极15(图14中的步骤ST6)。栅极电极15例如是多晶硅。此时，以栅极电极15的在第一方向Dl上的两端分别成为第一元件分离区域12上的方式形成栅极电极15。
[0062]接着，如图13所示，通过杂质掺杂(离子注入)在活性区域11内形成作为低浓度扩散层的源极区域111及漏极区域112 (图14中的步骤ST7)。杂质例如是磷。
[0063]接着，例如使用溅射法、照相平版印刷技术及蚀刻处理形成源极区域111的接触层111a、漏极区域112的接触层112a及栅极电极15的接触层151 (图14中的步骤ST8)。
[0064]《1-3》第一比较例
图15是概略性地示出第一比较例的半导体装置7的平面图，图16是概略性地示出将图15中的半导体装置7用S16-S16线切开的面的纵截面图。第一比较例的半导体装置7中的第一元件分离区域72与第一实施方式中的第一元件分离区域12不同的点在于，不具有第一凸部122a及第二凸部122b。如图15及图16所示，第一比较例的半导体装置7 (7a、7b)具有半导体基板70、活性区域71 (71a、71b)、作为DTI区域的第一元件分离区域72、作为STI区域的第二元件分离区域73、栅极绝缘膜74 (74a、74b)、栅极电极75 (75a、75b)。
[0065]如图15或图16所示，在第一比较例中，第一元件分离区域72形成在半导体基板70内，对邻接的活性区域71a、71b相互进行电分离。第二元件分离区域73在半导体基板70内的第一元件分离区域72与活性区域71之间以包围第一元件分离区域72的方式形成。栅极电极75夹着栅极绝缘膜74，在半导体基板10的表面上以跨过活性区域71的方式形成。此外，如图15或图16所示，在第一比较例中，邻接的栅极电极75a、75b的一方的栅极电极75a的端边75al以包括处于第一元件分离区域72的直线状区域721之上的第一重叠部分的方式形成。与端边75al相向的另一方的栅极电极75b的端边75bl以包括处于第一元件分离区域72的直线状区域721上的第二重叠部分的方式形成。
[0066]在第一比较例中，在第一元件分离区域72的直线状区域721上，需要以相互不接触的方式配置栅极电极75a的端边75al和栅极电极75b的端边75bl。但是，为了提高集成度，第一元件分离区域72的直线状区域721的宽度W7是微小的，因此，由于栅极电极75a、75b的端边75al、75bl的一点点的位置偏差，就如图17所示，容易产生邻接的栅极电极75a、75b彼此的短路(端边75al与端边75bl的接触)。
[0067]《1-4》第二比较例
图18是概略性地示出第二比较例的半导体装置7的平面图，图19是概略性地示出将图18中的半导体装置8用S19-S19线切开的面的纵截面图。第二比较例的半导体装置8中的第一元件分离区域82与第一实施方式中的第一元件分离区域12不同的点在于，不具有第一凸部122a及第二凸部122b。如图18及图19所示，第二比较例的半导体装置8 (8a、8b)具有半导体基板80、活性区域81 (81a、81b)、作为DTI区域的第一元件分离区域82、作为STI区域的第二元件分离区域83、栅极绝缘膜84 (84a、84b)、栅极电极85 (85a、85b)。
[0068]如图18或图19所示，在第二比较例中，第一元件分离区域82对邻接的活性区域81a、81b相互进行电分离。第二元件分离区域83形成在第一元件分离区域82与活性区域81之间。栅极电极85夹着栅极绝缘膜84，在半导体基板80的表面上以跨过活性区域81的方式形成。此外，如图18或图19所示，在第二比较例中，一方的栅极电极85a的端边85al以包括处于第一元件分离区域82的直线状区域821之上的第一重叠部分的方式形成，与端边85al相向的另一方的栅极电极85b的端边85bl以包括处于第一元件分离区域82的直线状区域821上的第二重叠部分的方式形成。
[0069]在第二比较例中，在第一元件分离区域82的直线状区域821上，需要以相互不接触的方式配置栅极电极85a的端边85al和栅极电极85b的端边85bl。但是，为了提高集成度，第一元件分离区域82的直线状区域821的宽度W8是微小的，因此，由于栅极电极85a、85b的端边85al、85bl的一点点的位置偏差，就会如图19所示，存在栅极电极85a、85b的端边85al、85bl配置在第二元件分离区域83上的情况。在作为STI区域的第二元件分离区域83的下方,未形成沟道截断环(channel stopper )区域，因此,在该情况下,像在图18中用箭头86示出的那样，在源极-漏极之间产生漏电流，半导体元件8a、8b变得不具有所需的特性。
[0070]《1-5》第一实施方式的效果
在第一实施方式中，第一元件分离区域12在邻接的活性区域IlaUlb之间包括:在第二方向D2上延伸的第一区域121 ;以及在与第一区域121交差的第一方向Dl上延伸的第二区域122，第二区域122包括向一方的活性区域Ila侧突出的第一凸部122a和向另一方的活性区域Ilb侧突出的第二凸部122b。第一凸部122a和第二凸部122b在第一方向Dl上呈直线状排列，相互从第一区域121向相反方向突出。因此，在第一实施方式中，栅极电极15a的第一端边15al及栅极电极15b的第二端边15bl只要在由第一区域121和第二区域122 (第一凸部122a及第二凸部122b)构成的宽度Wl的范围内以相互不短路的方式形成即可。图1所示的宽度Wl比第一比较例中的第一元件分离区域72的直线状区域721的宽度W7宽出第一及第二凸部122a、122b的宽度的量，而且比第二比较例中的第一元件分离区域82的直线状区域821的宽度W8宽出第一及第二凸部122a、122b的宽度的量。因此，在制造半导体装置I时，即使栅极电极15a、15b的端边15al、15bl产生了一点点的位置偏差，也能减少栅极电极15a、15b的端边15al、15bl相互短路或从第一元件分离区域12脱离的不良。
[0071]此外，根据第一实施方式，与只是在宽度Wl的直线状的区域形成第一元件分离区域12的情况相比，能节省构成第一元件分离区域12的绝缘材料,因此,能削减成本。
[0072]《1-6》第一实施方式的变形例
图20是概略性地示出第一实施方式的变形例的半导体装置2的平面图。图21是概略性地示出将图20中的半导体装置2用S21-S21线切开的面的纵截面图。如图20及图21所示，第一实施方式的变形例的半导体装置2 (2a、2b)具有半导体基板20、活性区域21 (21a、21b)、作为DTI区域的第一元件分离区域22 (221、222)、栅极绝缘膜24 (24a、24b)、栅极电极25(25a、25b)。图20及图21所示的半导体装置2与第一实施方式中的半导体装置I不同的点在于，不具有第二元件分离区域13。
[0073]如图20或图21所示，多个活性区域21在半导体基板20内呈矩阵状排列。第一元件分离区域22形成在半导体基板20内，对多个活性区域21之中的邻接的活性区域21a、21b相互进行电分离。栅极电极25夹着栅极绝缘膜24，在半导体基板20的表面上以跨过活性区域21的方式形成。多个栅极电极25以排列在第一方向Dl上的方式形成。
[0074]如图20所示，第一元件分离区域22在邻接的活性区域21a、21b之间包括:在与半导体基板20的表面平行且与第一方向Dl正交的第二方向D2上延伸的第一区域221 ;以及在与半导体基板20的表面平行且与第一区域221交差的方向上延伸的第二区域222。在第一实施方式的变形例中，第一元件分离区域22的第二区域222包括:向邻接的活性区域21a、21b的一方的活性区域21a侧突出的第一凸部222a ;以及向邻接的活性区域21a、21b的另一方的活性区域21b侧突出的第二凸部222b。第一凸部222a和第二凸部222b在第一方向Dl上呈直线状排列,相互从第一区域221向相反方向突出。
[0075]此外，如图20所示，在第一实施方式的变形例中，作为栅极电极25a的端边的第一端边25al以包括处于第一凸部222a上的第一重叠部分(与第一凸部222a重叠的部分)的方式形成。与第一端边25al相向且作为邻接的栅极电极25b的端边的第二端边25bl以包括处于第二凸部222b上的第二重叠部分(与第二凸部222b重叠的部分)的方式形成。
[0076]在第一实施方式的变形例中，栅极电极25a的第一端边25al及栅极电极25b的第二端边25bl只要在由第一区域221和第二区域222 (第一凸部222a及第二凸部222b)构成的宽度W2的范围内以相互不短路的方式形成即可。宽度W2比第一比较例中的宽度W7宽，而且比第二比较例中的宽度W8宽。因此，即使栅极电极25a、25b的端边25al、25bl产生了一点点的位置偏差，也能减少栅极电极25a、25b的端边25al、25bl相互短路或从第一元件分离区域22脱离的不良。
[0077]此外，在第一实施方式的变形例中，因为不具备第二元件分离区域13 (未采用以STI区域包围DTI区域的结构)，所以，结构及制造工序简洁。
[0078]在第一元件分离区域12的第一及第二凸部122a、122b对晶体管的特性造成的影响很小的情况下，或在晶体管的用途是允许特性的一点点不同的用途的情况下，能采用第一实施方式的变形例。
[0079]《2》第二实施方式
《2-1》第二实施方式的半导体装置及其制造方法
图22是概略性地示出第二实施方式的半导体装置3的平面图。在图22示出了半导体装置3包括两个半导体元件3a、3b的例子。半导体元件3a、3b例如是MOS晶体管。此外，图23是概略性地示出将图22中的半导体装置3用S23-S23线切开的面的纵截面图，图24是概略性地示出将图22中的半导体装置3用S24-S24线切开的面的纵截面图，图25是概略性地示出将图22中的半导体装置3用S25-S25线切开的面的纵截面图。
[0080]图26是概略性地示出第二实施方式的半导体装置3的平面图。在图26示出了半导体装置3包括呈矩阵状排列的多个半导体元件的例子。图27是概略性地示出将图26中的半导体装置3用S27-S27线切开的面的纵截面图。
[0081]如图22?图27所示，第二实施方式的半导体装置3在半导体基板30内或半导体基板30上具有活性区域31 (31a、31b)、作为DTI区域的第一元件分离区域32 (321、322)、作为STI区域的第二元件分离区域33、栅极绝缘膜34 (34a、34b)、栅极电极35 (35a、35b)。
[0082]如图22或图26所示，多个活性区域31以排列在第一方向Dl上的方式配置。第一元件分离区域32对邻接的活性区域31a、31b相互进行电分离。第二元件分离区域33形成在第一元件分离区域32与活性区域31之间。栅极电极35夹着栅极绝缘膜34，在半导体基板30的表面上以跨过活性区域31的方式形成。多个栅极电极35以排列在第一方向Dl上的方式形成。
[0083]如图22所示，第一元件分离区域32在邻接的活性区域31a、31b之间包括:在与半导体基板30的表面平行且与第一方向Dl正交的第二方向D2上延伸的第一区域321 ;以及在与半导体基板30的表面平行且与第一区域321交差的方向上延伸的第二区域322。在第二实施方式中，第一元件分离区域32的第二区域322包括向一方的活性区域Ila侧突出的第一凸部322a和向另一方的活性区域31b侧突出的第二凸部322b。第一凸部322a和第二凸部322b相互从第一区域321向相反方向突出。第二实施方式的半导体装置3与第一实施方式的半导体装置I不同的点在于，第一凸部322a和第二凸部322b在第二方向D2上配置在相互不同的位置。除了这一点，第二实施方式与第一实施方式相同。
[0084]如图22所示，在第二实施方式中，作为多个栅极电极35之中的邻接的栅极电极35a、35b的一方的栅极电极35a的端边的第一端边35al，以包括处于第一凸部322a上的第一重叠部分(与第一凸部322a重叠的部分)的方式形成。与第一端边35al相向且作为邻接的栅极电极35a、35b的另一方的栅极电极35b的端边的第二端边35bl，以包括处于第二凸部322b上的第二重叠部分(与第二凸部322b重叠的部分)的方式形成。通过除第一元件分离区域32以外还具备第二元件分离区域33，S卩，通过采用以STI区域包围DTI区域的结构，从而可减轻第一元件分离区域32的第一及第二凸部322a、322b对晶体管的特性造成的影响。
[0085]另外，除了第一及第二元件分离区域的平面形状不同的点以外，第二实施方式的半导体装置3的制造方法与第一实施方式的半导体装置的制造方法相同。
[0086]《2-2》第二实施方式的效果
在第二实施方式中，第一元件分离区域32在邻接的活性区域31a、31b之间包括:在第二方向D2上延伸的第一区域321 ;以及在与第一区域321交差的第一方向Dl上延伸的第二区域322，第二区域322包括向一方的活性区域31a侧突出的第一凸部322a和向另一方的活性区域31b侧突出的第二凸部322b。第一凸部322a和第二凸部322b相互从第一区域321向相反方向突出。因此，在第二实施方式中，栅极电极35a的第一端边35al及栅极电极35b的第二端边35bl只要在由第一区域321和第二区域322 (第一凸部322a及第二凸部322b)构成的宽度W3的范围内以相互不短路的方式形成即可。图22所示的宽度W3比第一比较例及第二比较例中的第一元件分离区域的直线状区域的宽度W7、W8宽出第一及第二凸部322a、322b的宽度的量。因此，在制造半导体装置3时，即使栅极电极35a、35b的端边35al、35bl产生一点点的位置偏差，也能减少栅极电极35a、35b的端边35al、35bl相互短路或从第一元件分离区域32脱离的不良。
[0087]此外，根据第二实施方式，与只在宽度W3的直线状的区域形成第一元件分离区域32的情况相比,能节省构成第一元件分离区域32的绝缘材料,因此,能削减成本。
[0088]进而，根据第二实施方式，第一元件分离区域32的平面形状不像第一实施方式的情况那样具有沟道填充性不是很好的十字形的交差部分(因为交差部分的中心距第一元件分离区域32的边的距离远)，因此，在用多晶硅填充沟道的工序(与图9相当的工序)中，难以产生填充不良。
[0089]《2-3》第二实施方式的变形例
图28是概略性地示出第二实施方式的变形例的半导体装置4的平面图。图29是概略性地示出将图28中的半导体装置4用S29-S29线切开的面的纵截面图。如图28及图29所示，第二实施方式的变形例的半导体装置4 (4a、4b)具有半导体基板40、活性区域41 (41a、41b)、作为DTI区域的第一元件分离区域42 (421、422)、栅极绝缘膜44 (44a、44b)、栅极电极45(45a、45b)。图28及图29所示的半导体装置4与第二实施方式的半导体装置3不同的点在于，不具有第二元件分离区域33。
[0090]如图28或图29所示，多个活性区域41在半导体基板40内呈矩阵状排列。第一元件分离区域42形成在半导体基板40内，对多个活性区域41之中的邻接的活性区域41a、41b相互进行电分离。栅极电极45夹着栅极绝缘膜44，在半导体基板40的表面上以跨过活性区域41的方式形成。多个栅极电极45以排列在第一方向Dl上的方式形成。
[0091]如图28所示，第一元件分离区域42在邻接的活性区域41a、41b之间包括:在与半导体基板40的表面平行且与第一方向Dl正交的第二方向D2上延伸的第一区域421 ;以及在与半导体基板40的表面平行且与第一区域421交差的方向上延伸的第二区域422。在第二实施方式的变形例中，第一元件分离区域42的第二区域422包括向邻接的活性区域41a、41b的一方的活性区域41a侧突出的第一凸部422a和向邻接的活性区域41a、41b的另一方的活性区域41b侧突出的第二凸部422b。第一凸部422a和第二凸部422b在第一方向Dl上呈直线状排列，相互从第一区域221向相反方向突出。
[0092]此外，如图29所示，在第二实施方式的变形例中，作为栅极电极45a的端边的第一端边45al以包括处于第一凸部422a上的第一重叠部分(与第一凸部422a重叠的部分)的方式形成。与第一端边45al相向且作为邻接的栅极电极45b的端边的第二端边45bl以包括处于第二凸部422b上的第二重叠部分(与第二凸部422b重叠的部分)的方式形成。
[0093]在第二实施方式的变形例中，栅极电极45a的第一端边45al及栅极电极45b的第二端边45bl只要在由第一区域421和第二区域422 (第一凸部422a及第二凸部422b)构成的宽度W4的范围内以相互不短路的方式形成即可。宽度W4比第一比较例中的宽度W7宽，而且，比第二比较例中的宽度W8宽。因此，即使栅极电极45a、45b的端边45al、45bl产生一点点的位置偏差，也能减少栅极电极45a、45b的端边45al、45bl相互短路或从第一兀件分离区域42脱离的不良。
[0094]此外，第二实施方式的变形例不具备第二元件分离区域13 (未采用以STI区域包围DTI区域的结构)，因此，结构及制造工序简洁。
[0095]在第一元件分离区域42的第一及第二凸部422a、422b对晶体管的特性造成的影响很小的情况下，或在晶体管的用途是允许特性的一点点不同的用途的情况下，能采用第二实施方式的变形例。
[0096]《3》第三实施方式
《3-1》第三实施方式的半导体装置及其制造方法
图30是概略性地示出第三实施方式的半导体装置5的平面图。在图30示出了半导体装置5包括两个半导体元件5a、5b的例子。半导体元件5a、5b例如是MOS晶体管。此外，图31是概略性地示出将图30中的半导体装置5用S31-S31线切开的面的纵截面图，图32是概略性地示出将图30中的半导体装置5用S32-S32线切开的面的纵截面图，图33是概略性地示出将图30中的半导体装置5用S33-S33线切开的面的纵截面图。
[0097]图34是概略性地示出第三实施方式的半导体装置5的平面图。在图34示出了半导体装置5包括呈矩阵状排列的多个半导体元件的例子。图35是概略性地示出将图34中的半导体装置5用S35-S35线切开的面的纵截面图。
[0098]如图30?图35所不,第三实施方式的半导体装置5在半导体基板50内或半导体基板50上具有活性区域51 (51a、51b)、作为DTI区域的第一元件分离区域52 (521、522)、作为STI区域的第二元件分离区域53、栅极绝缘膜54 (54a、54b)、栅极电极55 (55a、55b)。
[0099]如图30或图34所示，多个活性区域51以排列在第一方向Dl上的方式配置。第一元件分离区域52对邻接的活性区域51a、51b相互进行电分离。第二元件分离区域53形成在第一元件分离区域52与活性区域51之间。栅极电极55夹着栅极绝缘膜54，在半导体基板50的表面上以跨过活性区域51的方式形成。多个栅极电极55以排列在第一方向Dl上的方式形成。
[0100]如图30所示，第一元件分离区域52在邻接的活性区域51a、51b之间包括:在与半导体基板50的表面平行且与第一方向Dl正交的第二方向D2上延伸的第一区域521 ;以及在与半导体基板50的表面平行且与第一区域521交差的方向上延伸的第二区域522。在第三实施方式中，第一元件分离区域52的第一区域521包括:在第二方向D2上延伸的第一部分521a ;以及相对于第一方向Dl在与第一部分521a不同的位置在第二方向D2上延伸的第二部分521b。如图30所示，第一元件分离区域52的第二区域522包括第三部分，该第三部分连结作为第一部分521a的一端、朝向第二方向D2的第一边521al和作为第二部分521b的一端、朝向与第一部分521a的第一边521al相反方向的第二边521bl。第三部分在图30中作为第二区域522示出，具有在第一方向Dl上延伸的形状。在第三实施方式的半导体装置5中，第一元件分离区域52的形状与第一及第二实施方式的半导体装置I及3不同。除了这一点以外，第三实施方式与第一及第二实施方式相同。
[0101]如图34所示，在第三实施方式中，作为多个栅极电极55之中的邻接的栅极电极55a、55b的一方的栅极电极55a的端边的第一端边55al，以包括处于第二区域522上的第一重叠部分的方式形成。与第一端边55al相向且作为邻接的栅极电极55a、55b的另一方的栅极电极55b的端边的第二端边55bl，以包括处于第二区域522上的第一重叠部分的方式形成。通过除第一元件分离区域52以外还具备第二元件分离区域53，S卩，通过采用以STI区域包围DTI区域的结构，从而可减轻第一元件分离区域52的形状对晶体管的特性造成的影响。
[0102]另外，除了第一及第二元件分离区域的平面形状不同的点以外，第三实施方式的半导体装置5的制造方法与第一实施方式的半导体装置的制造方法相同。
[0103]《3-2》第三实施方式的效果
在第三实施方式中，第一元件分离区域52在邻接的活性区域51a、51b之间包括:在第二方向D2上延伸的第一区域521 (521a、521b);以及在与第一区域521交差的第一方向Dl上延伸的第二区域522。因此，在第三实施方式中，栅极电极55a的第一端边55al及栅极电极55b的第二端边55bl只要在由第二区域522构成的宽度W5的范围内以相互不短路的方式形成即可。图30所示的宽度W5比第一比较例及第二比较例中的第一元件分离区域的直线状区域的宽度W7、W8宽。因此，在制造半导体装置5时，即使栅极电极55a、55b的端边55al、55bI产生了一点点的位置偏差，也能减少栅极电极55a、55b的端边55al、55bI相互短路或从第一元件分离区域52脱离的不良。
[0104]此外，根据第三实施方式，与只在宽度W5的直线状的区域形成第一元件分离区域52的情况相比,能节省构成第一元件分离区域52的绝缘材料,因此,能削减成本。
[0105]进而，根据第三实施方式，第一元件分离区域52的平面形状不像第一及第二实施方式的情况那样具有沟道填充性不是很好的十字形或T字形的交差部分(因为交差部分的中心距第二元件分离区域的边的距离远)，因此，在用多晶硅填充沟道的工序(与图9相当的工序)中，难以产生填充不良。
[0106]《3-3》第三实施方式的变形例
图36是概略性地示出第三实施方式的变形例的半导体装置6的平面图。图37是概略性地示出将图36中的半导体装置6用S37-S37线切开的面的纵截面图。如图36及图37所示，第三实施方式的变形例的半导体装置6 (6a、6b)具有半导体基板60、活性区域61 (61a、61b)、作为DTI区域的第一元件分离区域62 (621、622)、栅极绝缘膜64 (64a、64b)、栅极电极65(65a、65b)。图36及图37所示的半导体装置6与第三实施方式的半导体装置5不同的点在于，不具有第二元件分离区域53。
[0107]如图36或图37所示，多个活性区域61呈矩阵状排列在半导体基板60内。第一元件分离区域62形成在半导体基板60内，对多个活性区域61之中的邻接的活性区域61a、61b相互进行电分离。栅极电极65夹着栅极绝缘膜64，在半导体基板60的表面上以跨过活性区域61的方式形成。多个栅极电极65以排列在第一方向Dl上的方式形成。
[0108]如图36所示，第一元件分离区域62的第一区域621包括:在第二方向D2上延伸的第一部分621a ;以及相对于第一方向Dl在与第一部分621a不同的位置在第二方向D2上延伸的第二部分621b。如图36所示，第一元件分离区域62的第二区域622包括第三部分,该第三部分连结作为第一部分621a的一端、朝向第二方向D2的第一边621al和作为第二部分621b的一端、朝向与第一部分621a的第一边621al相反方向的第二边621bl。第三部分在图36中作为第二区域622示出，具有在第一方向Dl上延伸的形状。
[0109]此外，如图37所示，在第三实施方式的变形例中，作为栅极电极65a的端边的第一端边65al以包括处于第二区域622上的第一重叠部分的方式形成。与第一端边65al相向且作为邻接的栅极电极65b的端边的第二端边65bl以包括处于第二区域622上的第二重叠部分的方式形成。
[0110]在第三实施方式的变形例中，栅极电极65a的第一端边65al及栅极电极65b的第二端边65bl只要在由第二区域622构成的宽度W6的范围内以相互不短路的方式形成即可。宽度W6比第一比较例中的宽度W7宽，而且比第二比较例中的宽度W8宽。因此，即使栅极电极65a、65b的端边65al、65bl产生一点点的位置偏差，也能减少栅极电极65a、65b的端边65al、65bl相互短路或从第一元件分离区域62脱离的不良。
[0111]此外，第三实施方式的变形例不具备第二元件分离区域53 (未采用以STI区域包围DTI区域的结构)，因此，结构及制造工序简洁。
[0112]在第一元件分离区域62的形状对晶体管的特性造成的影响很小的情况下，或在晶体管的用途是允许特性的一点点不同的用途的情况下，能采用第三实施方式的变形例。
[0113]《4》其它变形例
图38是概略性地示出变形例的半导体装置9的平面图。如图38所示，半导体装置9具有:形成在共同的半导体基板，包括高耐压元件的高耐压元件区域91 ;以及形成在共同的半导体基板，包括具有比高耐压元件区域91低的耐压性能的逻辑电路的低耐压元件区域92。第一~第三实施方式的半导体装置I~6能应用于如图38所示的在共同的半导体基板上混合搭载有高耐压元件区域(或存储器区域)91和低耐压元件区域(或逻辑电路区域)92的装置(例如，在特开2001-168164号公报记载的半导体集成电路装置)。此外，在这样的情况下，优选在高耐压元件区域91应用第一~第三实施方式的半导体装置I~6的结构。
[0114]附图标记说明
1、2、3、4、5、6、9:半导体装置；
la、lb、2a、2b、3a、3b、4a、4b、5a、5b、6a、6b:半导体兀件；
10、20、30、40、50、60:半导体基板；
I1、lla、llb、21、21a、21b、31、31a、31b、41、41a、41b、51、51a、51b、61、61a、61b:活性区
域；
12、22、32、42、52、62:第一元件分离区域(DTI区域)；
13、23、33、43、53、63:第二元件分离区域(STI区域)；
14、24、34、44、54、64:栅极绝缘膜；
15、15a、15b、25、25a、25b、35、35a、35b、45、45a、45b、55、55a、55b、65、65a、65b:栅极电
极；
15al、25al、35al、45al、55al、65al:栅极电极的第一端边；
15bl、25bl、35bl、45bl、55bl、65bl:栅极电极的第二端边；
101:浅沟道；
102:深沟道；
111:源极区域；
112:漏极区域；
121、221、321、421、521、521a、521b、621、621a、621b:DTI 区域的第一区域；
122、222、322、422、522、622:DTI 区域的第二区域；
122a、222a、322a、 422a:第二区域的第一凸部；122b、222b、322b、422b:第二区域的第二凸部；
Dl:第一方向；
D2:第二方向；
Wl、W2、W3、W4、W5、W6:第一元件分离区域的最大宽度。
【权利要求】
1.一种半导体装置，其特征在于，具有: 多个活性区域，形成在半导体基板内，排列在与所述半导体基板的表面平行的第一方向上； 第一元件分离区域，形成在所述半导体基板内，对邻接的所述活性区域相互进行电分离；以及 多个栅极电极，在所述半导体基板的所述表面上以分别跨过所述多个活性区域的方式形成，排列在所述第一方向上， 所述第一元件分离区域在邻接的所述活性区域之间包括: 第一区域，在与所述表面平行且与所述第一方向正交的第二方向上延伸；以及 第二区域，在与所述表面平行且与所述第一区域交差的方向上延伸， 作为邻接的所述栅极电极的一方的栅极电极的端边的第一端边，包括处于所述第二区域上的第一重叠部分， 与所述第一端边相向且作为邻接的所述栅极电极的另一方的栅极电极的端边的第二端边，包括处于所述第二区域上的第二重叠部分。
2.根据权利要求1所述的半导体装置，其特征在于，还具有: 第二元件分离区域，形成在所述半导体基板内的所述第一元件分离区域与所述活性区域之间， 所述第二元件分离区域的深度比所述第一元件分离区域的深度浅。`
3.根据权利要求1所述的半导体装置，其特征在于，所述第一元件分离区域的所述第二区域包括: 第一凸部，向邻接的所述活性区域的一方的活性区域侧突出；以及 第二凸部，向邻接的所述活性区域的另一方的活性区域侧突出。
4.根据权利要求2所述的半导体装置，其特征在于，所述第一元件分离区域的所述第二区域包括: 第一凸部，在所述第二元件分离区域内，向邻接的所述活性区域的一方的活性区域侧突出；以及 第二凸部，在所述第二元件分离区域内，向邻接的所述活性区域的另一方的活性区域侧突出。
5.根据权利要求3或4所述的半导体装置，其特征在于， 所述第一凸部和所述第二凸部呈直线状排列在所述第一方向上进行配置。
6.根据权利要求3或4所述的半导体装置，其特征在于， 所述第一凸部和所述第二凸部在所述第二方向上配置在不同的位置，向所述第一方向突出。
7.根据权利要求1或2所述的半导体装置，其特征在于，所述第一元件分离区域的所述第一区域包括: 第一部分，在所述第二方向上延伸；以及 第二部分，相对于所述第一方向在与所述第一部分不同的位置，在所述第二方向上延伸， 所述第一元件分离区域的所述第二区域包括:第三部分，连结作为所述第一部分的一端、朝向所述第二方向的第一边和作为所述第二部分的一端、朝向与所述第一部分的所述一端相反方向的第二边。
8.根据权利要求7所述的半导体装置，其特征在于， 所述第三部分在所述第一方向上延伸。
9.一种半导体装置的制造方法，其特征在于，具有: 在半导体基板内形成排列在与所述半导体基板的表面平行的第一方向上的多个活性区域的工序； 在所述半导体基板内形成对邻接的所述活性区域相互进行电分离的第一元件分离区域的工序；以及 在所述半导体基板的所述表面上以分别跨过所述多个活性区域的方式形成排列在所述第一方向上的多个栅极电极的工序， 形成所述第一元件分离区域的所述工序，以如下方式进行，即，作为所述第一元件分离区域，在邻接的所述活性区域之间形成在与所述表面平行且与所述第一方向正交的第二方向上延伸的第一区域和在与所述表面平行且与所述第一区域交差的方向上延伸的第二区域， 形成所述多个栅极电极的所述工序，以如下方式进行，即，作为邻接的所述栅极电极的一方的栅极电极的端边的第一端边，包括处于所述第二区域上的第一重叠部分，与所述第一端边相向且作为邻接的所述栅极电极的另一方的栅极电极的端边的第二端边，包括处于所述第二区域上的第二重叠部分。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，还具有: 在所述半导体基板内的所述第一元件分离区域与所述活性区域之间形成第二元件分离区域的工序， 所述第二元件分离区域的深度比所述第一元件分离区域的深度浅。
11.根据权利要求9所述的半导体装置的制造方法，其特征在于，所述第一元件分离区域的所述第二区域包括: 第一凸部，向邻接的所述活性区域的一方的活性区域侧突出；以及 第二凸部，向邻接的所述活性区域的另一方的活性区域侧突出。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述第一元件分离区域的所述第二区域包括: 第一凸部，在所述第二元件分离区域内，向邻接的所述活性区域的一方的活性区域侧突出；以及 第二凸部，在所述第二元件分离区域内，向邻接的所述活性区域的另一方的活性区域侧突出。
13.根据权利要求11或12所述的半导体装置的制造方法，其特征在于， 所述第一凸部和 所述第二凸部呈直线状排列在所述第一方向上进行配置。
14.根据权利要求11或12所述的半导体装置的制造方法，其特征在于， 所述第一凸部和所述第二凸部在所述第二方向上配置在不同的位置，向所述第一方向突出。
15.根据权利要求9或10所述的半导体装置的制造方法，其特征在于，所述第一元件分离区域的所述第一区域包括: 第一部分，在所述第二方向上延伸；以及 第二部分，相对于所述第一方向在与所述第一部分不同的位置，在所述第二方向上延伸， 所述第一元件分离区域的所述第二区域包括: 第三部分，连结作为所述第一部分的一端、朝向所述第二方向的第一边和作为所述第二部分的一端、朝向与所述第一部分的所述一端相反方向的第二边。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于， 所述第三部分在所述第一方向上延伸。
17.一种半导体装置，具有: 高耐压元件区域，形成在半导体基板，包括高耐压元件；以及 低耐压元件区域，形成在所述半导体基板，包括具有比所述高耐压元件区域低的耐压性能的逻辑电路， 所述半导体装置的特 征在于，所述高耐压元件区域具有: 多个活性区域，形成在所述半导体基板内，排列在与所述半导体基板的表面平行的第一方向上; 第一元件分离区域，形成在所述半导体基板内，对邻接的所述活性区域相互进行电分离；以及 多个栅极电极，在所述半导体基板的所述表面上以分别跨过所述多个活性区域的方式形成，排列在所述第一方向上， 所述第一元件分离区域在邻接的所述活性区域之间包括: 第一区域，在与所述表面平行且与所述第一方向正交的第二方向上延伸；以及 第二区域，在与所述表面平行且与所述第一区域交差的方向上延伸， 作为邻接的所述栅极电极的一方的栅极电极的端边的第一端边，包括处于所述第二区域上的第一重叠部分， 与所述第一端边相向且作为邻接的所述栅极电极的另一方的栅极电极的端边的第二端边，包括处于所述第二区域上的第二重叠部分。
【文档编号】H01L29/78GK103681860SQ201310383291
【公开日】2014年3月26日 申请日期:2013年8月29日 优先权日:2012年8月29日
【发明者】鸭下纯一 申请人:拉碧斯半导体株式会社