高压静电保护结构的利记博彩app
【专利摘要】本发明公开了一种高压静电保护结构，包括：一N型LDMOS置于一硅衬底上方的P型埋层内；多晶硅栅右侧有源区是LDMOS漏区，包括：设置于P型埋层右侧上部的高压N阱和第一N+型扩散区，第一N+扩散区与多晶硅栅之间相隔一场氧化区，第一N+扩散区及该场氧化区均被高压N阱包围；多晶硅栅的左侧有源区是LDMOS的源区，包括：设置于P型埋层右侧上部的高压P阱和N阱；部分第二N+扩散区和第一P+扩散区位于N阱上方，其余部分第二N+扩散区位于高压P阱上部，第二P+扩散区位于高压P阱上方；第一P+扩散区、第二P+扩散区和第二N+扩散区之间具有场氧化区；第一P+扩散区、第二P+扩散区和多晶硅栅引出并接地，第一N+扩散区引出作为静电输入端。本发明提供一种不易触发闩锁效应的高压静电保护结构。
【专利说明】高压静电保护结构
【技术领域】
[0001]本发明涉及集成电路制造领域，特别是涉及一种高压静电保护结构。
【背景技术】
[0002]静电放电(ESD)对于电子产品的伤害一直是不易解决的问题，对于高压工艺来说，静电保护器件不仅需要满足耐压要大于电源电压的要求，其静电触发电压还需要小于被保护器件的损坏电压才可以。如图1所示，通常用于静电保护的高压NLDMOS结构在静电发生下，ESD正电荷从输出入焊垫进入此结构漏区后，抬高N-扩散区的电位，发生雪崩击穿，击穿电流通过P阱中的P+扩散区引出，同时抬高P阱的电位，导致此结构中的寄生三极管导通。该寄生三极管是由漏区N-型扩散区、源极的N+扩散区以及其沟道下的高压P阱组成的横向三极管。此寄生三极管开启主要是靠N-扩散区与高压P阱之间的结击穿来触发寄生的NPN开启，骤回电压很低，且不易调节，容易触发闩锁效应。
【发明内容】
[0003]本发明要解决的技术问题是提供一种不易触发闩锁效应的高压静电保护结构。
[0004]为解决上述技术问题，本发明的高压静电保护结构，包括:一 N型LDMOS(横向扩散金属场效应管)，整体置于一娃衬底上方的P型埋层内；
[0005]多晶硅栅的右侧有源区是所述LDMOS的漏区，包括:设置于P型埋层右侧上部的高压N阱，位于高压N阱上部的第一 N+型扩散区，其中第一 N+扩散区与多晶硅栅之间相隔有一场氧化区，第一 N+扩散区及场氧化区均被高压N阱包围；
[0006]多晶硅栅的左侧有源区是所述LDMOS的源区，包括:设置于P型埋层右侧上部的高压P阱，位于高压N阱上部的N阱；
[0007]部分第二 N+扩散区和第一 P+扩散区位于N阱上方，其余部分第二 N+扩散区位于高压P阱上部，第二 P+扩散区位于高压P阱上方；
[0008]第一P+扩散区、第二P+扩散区和第二N+扩散区之间具有场氧化区；其中，第一P+扩散区和第二 P+扩散区之间的场氧化区部分位于高压P阱上部，其余部分位于N阱上部，第一 P+扩散区和第二 N+扩散区之间的场氧化区位于N阱上部；
[0009]第一 P+扩散区、第二 P+扩散区和多晶硅栅引出并接接地，第一 N+扩散区引出作为静电输入端。
[0010]其中，所述N阱可采用低压N阱。
[0011]当有静电从漏区进入时，本发明通过漏区高压N阱、源区的N阱以及其沟道下的高压P阱组成的寄生三极管开启来泄放电流。相对于通常的LDMOS结构(如图1所示)，此结构在源区增加了 N阱和第二 P+扩散区。当寄生三极管触发导通后，电流从漏区高压N阱流入，流到源区N阱，通过由源区N阱和第二 P+扩散区形成的二极管需反向击穿来泄放电流到地。此时的骤回电压是通常的LDMOS的骤回电压与此二极管反向击穿电压之和。并且通过调节源区N阱内的第二 N+扩散区和第二 P+扩散区的距离，可以调节此N阱和第二 P+扩散区形成的二极管的反向击穿电压，这样也就实现了有效调节此发明结构的骤回电压。本发明的结构有利于防止闩锁效应的发生，以此提高整体静电和闩锁的防护能力，可运用于B⑶工艺的高压端口的静电保护应用上。
【专利附图】
【附图说明】
[0012]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0013]图1是一种用于静电保护的现有高压NLDMOS结构示意图。
[0014]图2是本发明的结构示意图。
[0015]附图标记说明
[0016]I是硅衬底
[0017]2是P型埋层
[0018]3是高压N阱
[0019]4是第一 N+扩撒区
[0020]5是多晶硅栅
[0021]6是高压P阱
[0022]7 是 N 阱
[0023]8是第二 N+扩散区
[0024]9是第一 P+扩散区
[0025]10是第二 P+扩散区
[0026]11是第一场氧化区
[0027]12是第二场氧化区
[0028]13是第三场氧化区
[0029]G 是地
[0030]E是静电输入端
【具体实施方式】
[0031]如图1所不，本发明一实施例包括:一 N型LDM0S,整体置于一娃衬底I上方的P型埋层2内；
[0032]多晶硅栅5的右侧有源区是所述LDMOS的漏区，包括:设置于P型埋层2右侧上部的高压N阱3，位于高压N阱3上部的第一 N+型扩散区4，其中第一 N+扩散区4与多晶硅栅5之间相隔有第一场氧化区11，第一 N+扩散区4及第一场氧化区11均被高压N阱包围；
[0033]多晶硅栅5的左侧有源区是所述LDMOS的源区，包括:设置于P型埋层2右侧上部的高压P阱6，位于高压N阱6上部的N阱7，本实施例中，N阱7为低压N阱；
[0034]部分第二 N+扩散区8和第一 P+扩散区9位于N阱7上方，其余部分第二 N+扩散区8位于高压P阱6上部，第二 P+扩散区10位于高压P阱6上方；
[0035]第二 N+扩散区8和第二 P+扩散区10之间具有第二场氧化区12，第一 P+扩散区9和第二 P+扩散区10之间具有第三场氧化区13 ;其中，第一 P+扩散区9和第二 P+扩散区10之间的第三场氧化区13部分位于高压P阱6上部，其余部分位于N阱7上部，第一 P+扩散区9和第二 N+扩散区8之间的第二场氧化区12位于N阱7上部；
[0036]第一 P+扩散区9、第二 P+扩散区10和多晶硅栅5引出并接接地G，第一 N+扩散区4引出作为静电输入端E。
[0037]当有静电从漏区进入时，本发明通过漏区高压N阱3、源区的N阱7以及其沟道下的高压P阱6组成的寄生三极管开启来泄放电流。相对于通常的LDMOS结构(如图1所示)，此结构在源区增加了 N阱7和第二 P+扩散区10 ;当寄生三极管触发导通后，电流从漏区高压N阱3流入，流到源区N阱7，通过由源区N阱7和第二 P+扩散区10形成的二极管需反向击穿来泄放电流到地。此时的骤回电压是通常的LDMOS的骤回电压与此二极管反向击穿电压之和。并且通过调节源区N阱7内的第二 N+扩散区8和第二 P+扩散区10的距离，可以调节此N阱7和第二 P+扩散区10形成的二极管的反向击穿电压，这样也就实现了有效调节此发明结构的骤回电压。
[0038]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种高压静电保护结构，其特征是，包括:一 N型LDMOS，整体置于一硅衬底上方的P型埋层内； 多晶硅栅的右侧有源区是所述LDMOS的漏区，包括:设置于P型埋层右侧上部的高压N阱，位于高压N阱上部的第一 N+型扩散区，其中第一 N+扩散区与多晶硅栅之间相隔有一场氧化区，第一 N+扩散区及该场氧化区均被高压N阱包围； 多晶硅栅的左侧有源区是所述LDMOS的源区，包括:设置于P型埋层右侧上部的高压P阱，位于高压N阱上部的N阱； 部分第二 N+扩散区和第一 P+扩散区位于N阱上方，其余部分第二 N+扩散区位于高压P阱上部，第二 P+扩散区位于高压P阱上方； 第一 P+扩散区、第二 P+扩散区和第二 N+扩散区之间具有场氧化区；其中，第一 P+扩散区和第二 P+扩散区之间的场氧化区部分位于高压P阱上部，其余部分位于N阱上部，第一 P+扩散区和第二 N+扩散区之间的场氧化区位于N阱上部； 第一 P+扩散区、第二 P+扩散区和多晶硅栅引出并接接地，第一 N+扩散区引出作为静电输入端。
2.如权利要求1所述的高压静电保护结构，其特征是:所述N阱是低压N阱。
【文档编号】H01L27/02GK104425480SQ201310362902
【公开日】2015年3月18日 申请日期:2013年8月19日 优先权日:2013年8月19日
【发明者】苏庆, 邓樟鹏, 苗彬彬, 张强 申请人:上海华虹宏力半导体制造有限公司