静电防护元件及其制造方法
【专利摘要】本发明一种静电防护组件及其制造方法。该静电防护组件至少包括：设置于P型基底上的二N型金属氧化物半导体(N-MetalOxideSemiconductor，NMOS)；每一NMOS包括栅极、源极与漏极，其中该源极与漏极形成于该栅极的两侧；该静电防护组件还包括注入漏极外侧的高浓度掺杂，且该高浓度掺杂与该P型基底形成PN结。
【专利说明】静电防护元件及其制造方法
【技术领域】
[0001] 本发明涉及一种静电放电防护元件及静电防护元件的制造方法。
【背景技术】
[0002] 随着制程技术的进步，ESD之耐受力已经是集成电路可靠度的主要考虑的参数之 一。一般的集成电路均须特别设计ESD防护电路，用以保护集成电路中的元件免于遭受ESD 损害。然而，目前的ESD防护电路一般会增加集成电路的复杂程度、占用面积及制造成本。
【发明内容】
[0003] 有鉴于此，有必要提供一种静电防护元件。
[0004] 还有必要提供一种静电保护元件的制造方法。
[0005] -种静电防护元件，至少包括： 设置于P型基底上的二N型金属氧化物半导体（N-MetalOxideSemiconductor,NMOS)； 每一NMOS包括栅极、源极与漏极，其中该源极与漏极形成于该栅极的两侧； 该静电防护元件还包括注入漏极外侧的高浓度掺杂，且该高浓度掺杂与该P型基底形 成PN结。
[0006] -种静电防护元件的制造方法，包括： 提供一P型基底，并于该P型基底中形成N型井； 于该N型井中形成P型井以定乂该_NMOS的所在区域； 于该N型井边缘形成绝缘结构； 利用绝缘结构为屏蔽，将N型杂质、P型杂质掺杂至该P型井以形成P+掺杂区、第一N+ 掺杂区及第二N+掺杂区； 于一绝缘结构上形成栅极；及 于该第一N+掺杂层外侧注入高浓度N型杂质，以形成高浓度掺杂。
[0007] 相较于现有技术，本发明的静电防护元件及其制造方法将N型高浓度掺杂注入漏 极的外侧，以与基底形成一个具有较低崩溃电压的PN结，进而当静电发生时可提供一较低 的触发电压将静电释放，同时将高浓度掺杂直接形成于基底上减小了集成电路面积与制造 难度。
【专利附图】
【附图说明】
[0008] 图1是本发明的一静电防护兀件一较佳实施方式的布局不意图。
[0009] 图2是图1中静电防护元件沿II-II线的剖面示意图。
[0010] 图3是本发明静电防护元件制造方法流程图。
[0011] 图4是图1所示的静电防护元件应用于直流转换器时之静电防护等效电路图。
[0012] 主要元件符号说明
【权利要求】
1. 一种静电防护元件，至少包括： 设置于P型基底上的二NMOS ; 每一 NMOS包括栅极、源极与漏极，其中该源极与漏极形成于该栅极的两侧； 该静电防护元件还包括注入漏极外侧的高浓度惨杂，且该高浓度惨杂与该P型基底形 成PN结。
2. 如权利要求1所述的静电防护元件，其中，该栅极跨接于一绝缘层及一高压栅极氧 化层上。
3. 如权利要求2所述的静电防护元件，其中，每一 NMOS中在栅极一侧包括一互相她连 的P+惨杂区及第一化惨杂区，栅极另一侧设置第二化惨杂区，该第一化惨杂区为NMOS 的源极，第二化惨杂区为NMOS的漏极。
4. 如权利要求3所述的静电防护元件，其中，该P+惨杂区及第一化惨杂区形成于一 P 型井中，且该P型井形成于该P型基底的N型井中。
5. 如权利要求3所述的静电防护元件，其中，该高浓度惨杂环形设置该P型井的外围区 域W与该P型基板形成PN结。
6. 如权利要求5所述的静电防护元件，其中，该高浓度惨杂中N型材料的浓度高于 8. 5E12 atom/cm2,且采用150KeV的高能量离子布植。
7. -种静电防护元件的制造方法，包括： 提供一 P型基底，并于该P型基底中形成N型井； 于该N型井中形成P型井W定义该二NMOS的所在区域； 于该N型井边缘形成绝缘结构； 利用绝缘结构为屏蔽，将N型杂质、P型杂质惨杂至该P型井W形成P+惨杂区、第一化 惨杂区及第二化惨杂区； 于一绝缘结构上形成栅极；及 于该第一化惨杂层外侧注入高浓度N型杂质，W形成高浓度惨杂。
8. 如权利要求7所述的静电防护元件的制造方法，其中，该第一化惨杂区为NMOS的源 极，该第二化惨杂区为NMOS的漏极。
9. 如权利要求7所述的静电防护元件的制造方法，其中，于一绝缘结构上形成栅极步 骤利用薄膜沉积技术，沉积形成栅极。
10. 如权利要求8所述的静电防护元件的制造方法，其中，将浓度高于8.祀12 atom/cm2的N型材料，采用150KeV的高能量离子布植形成高浓度惨杂。
【文档编号】H01L27/04GK104347623SQ201310351209
【公开日】2015年2月11日 申请日期:2013年8月14日 优先权日:2013年8月9日
【发明者】郑志男 申请人:天钰科技股份有限公司