具静电放电保护功能的芯片的利记博彩app
【专利摘要】一种具静电放电保护功能的芯片，其包括有二条电源轨线、一接脚、一P型鳍式场效应晶体管、一N型鳍式场效应晶体管、二个鳍式电阻、二个二极管与一静电放电单元。上述接脚依序通过其中一鳍式电阻与P型鳍式场效应晶体管而电性连接其中一电源轨线，并依序通过另一鳍式电阻与N型鳍式场效应晶体管而电性连接另一电源轨线。上述二个鳍式场效应晶体管的控制端皆用以接收传输信号。上述接脚亦通过上述二个二极管而分别电性连接上述二条电源轨线。此外，静电放电单元电性连接于上述二条电源轨线之间以形成一静电放电路径。
【专利说明】具静电放电保护功能的芯片
【技术领域】
[0001]本发明是有关于一种芯片，尤其是有关于一种具静电放电保护功能的芯片。
【背景技术】
[0002]随着科技的发展日新月异以及半导体制程技术的进步，芯片内部的电子元件的尺寸微缩至仅有数十奈米，因此无法预期的突发电压或电流都可能对这些尺寸细微的电子元件造成损害，例如静电放电(Electrostatic Discharge, ESD)便可能通过芯片的外部接脚(Pins)导入而对芯片内部的电子元件造成损害。
[0003]在这样的情况下，如何保护芯片内部的电子元件不被突发的静电放电破坏，便成了各家芯片设计厂商所需面对的重要课题。
【发明内容】
[0004]本发明提供一种具静电放电保护功能的芯片，其包括有第一电源轨线、第二电源轨线、接脚、P型鳍式场效应晶体管、第一鳍式电阻、N型鳍式场效应晶体管、第二鳍式电阻、第一二极管、第二二极管以及静电放电单元。第一电源轨线用以电性连接电源电压，而第二电源轨线用以电性连接参考电位。P型鳍式场效应晶体管具有第一端、第二端与控制端，且P型鳍式场效应晶体管的第一端电性连接第一电源轨线，而P型鳍式场效应晶体管的控制端用以接收传输信号。第一鳍式电阻具有第一端、第二端与控制端，且第一鳍式电阻的第一端与控制端皆电性连接P型鳍式场效应晶体管的第二端，而第一鳍式电阻的第二端电性连接上述接脚。N型鳍式场效应晶体管具有第一端、第二端与控制端，且N型鳍式场效应晶体管的第二端电性连接第二电源轨线，而N型鳍式场效应晶体管的控制端用以接收上述传输信号。第二鳍式电阻具有第一端、第二端与控制端，且第二鳍式电阻的第二端与控制端皆电性连接N型鳍式场效应晶体管的第一端，而第二鳍式电阻的第一端电性连接上述接脚。第一二极管的阳极电性连接上述接脚，而其阴极则电性连接第一电源轨线。第二二极管的阳极电性连接第二电源轨线，而其阴极则电性连接上述接脚。至于静电放电单元，其电性连接于第一电源轨线与第二电源轨线之间，用以提供第一电源轨线与第二电源轨线之间的一静电放电路径。
[0005]本发明是在芯片的接脚处设置了由二个鳍式电阻、二个二极管与一静电放电单元所组成的静电保护电路，因此可在接脚发生静电放电事件时提供静电放电路径，避免芯片内部的主要电路受到静电放电的破坏。此外，由于鳍式电阻在接脚发生静电放电事件时会呈现高阻抗，因此可以避免由P型鳍式场效应晶体管与N型鳍式场效应晶体管所组成的传输信号的输出缓冲器也受到静电放电的破坏。
【专利附图】
【附图说明】
[0006]图1表示本发明的具静电放电保护功能的芯片的一实施例；
[0007]图2是绘示N型鳍式电阻的立体示意图；
[0008]图3是绘示呈现高阻抗状态的N型鳍式电阻的剖面示意图；
[0009]图4是绘示呈现低阻抗状态的N型鳍式电阻的剖面示意图；
[0010]图5表示本发明的具静电放电保护功能的芯片的另一实施例。
[0011][标号说明]
[0012]200、400:芯片 201、202:电源轨线
[0013]21:P型鳍式场效应晶体管 22:N型鳍式场效应晶体管
[0014]23、24:鳍式电阻 300:N型鳍式电阻
[0015]25、26: 二极管 27:接脚
[0016]28、410:静电放电单元 28_1、412:N型晶体管
[0017]28-2:寄生的双极性接面晶体管
[0018]211、221、231、241、281、304、413:第一端
[0019]212、222、232、242、282、306、414:第二端
[0020]213、223、233、243、283、302:控制端
[0021]308、312:N型高掺杂区310:N型低掺杂区
[0022]314:绝缘层316:基体
[0023]416:静电放电检测电路IN:传输信号
[0024]VDD:电源电压VSS:参考电位
【具体实施方式】
[0025]图1是绘示依照本发明一实施例的一种具静电放电保护功能的芯片。如图1所示，此芯片200包括有电源轨线201、电源轨线202、接脚27、P型鳍式场效应晶体管21、鳍式电阻23、N型鳍式场效应晶体管22、鳍式电阻24、二极管25、二极管26以及静电放电单元28。电源轨线201用以电性连接电源电压VDD，而电源轨线202用以电性连接参考电位VSS。P型鳍式场效应晶体管21具有第一端211、第二端212与控制端213，且P型鳍式场效应晶体管21的第一端211电性连接电源轨线201，而P型鳍式场效应晶体管21的控制端213用以接收传输信号IN。鳍式电阻23具有第一端231、第二端232与控制端233，且鳍式电阻23的第一端231与控制端233皆电性连接P型鳍式场效应晶体管21的第二端212，而鳍式电阻23的第二端232电性连接接脚27。有关鳍式电阻的说明将于后详述。
[0026]N型鳍式场效应晶体管22具有第一端221、第二端222与控制端223，且N型鳍式场效应晶体管22的第二端222电性连接电源轨线202，而N型鳍式场效应晶体管22的控制端223用以接收传输信号IN。鳍式电阻24具有第一端241、第二端242与控制端243，且鳍式电阻24的第二端242与控制端243皆电性连接N型鳍式场效应晶体管22的第一端221，而鳍式电阻24的第一端241电性连接接脚27。二极管25的阳极电性连接接脚27，而其阴极电性连接电源轨线201。二极管26的阳极电性连接电源轨线202，而其阴极电性连接接脚27。静电放电单元28电性连接于电源轨线201与202之间，用以提供电源轨线201与202之间的一静电放电路径。在此实施例中，静电放电单元28是以一 N型晶体管28-1来实现。此N型晶体管28-1具有第一端281、第二端282与控制端283，且晶体管28_1的第一端281电性连接电源轨线201，而晶体管28-1的第二端282与控制端283皆电性连接电源轨线202。此外，在此例中，鳍式电阻23与24皆以一 N型鳍式电阻来实现，以图2?4来说明之。
[0027]图2是绘示N型鳍式电阻的立体示意图；图3是绘示呈现高阻抗状态的N型鳍式电阻的剖面示意图；而图4是绘示呈现低阻抗状态的N型鳍式电阻的剖面示意图。在图2?4中，标示300即表示所述的N型鳍式电阻。此外，在图3与4中，标示302表示N型鳍式电阻300的控制端(即栅极)，标示304表示N型鳍式电阻300的第一端(即其中一源/漏极)，标示306表示N型鳍式电阻300的第二端(即另一源/漏极)，标示308与312皆表示为N型高掺杂区，标示310表示为N型低掺杂区，标示314表示绝缘层,而标示316表示为基体。当N型鳍式电阻300的栅极电压远小于漏极电压时，那么N型鳍式电阻300就会呈现图3所示的高阻抗状态；当N型鳍式电阻300的栅极电压与漏极电压的电压大小相近时，那么N型鳍式电阻300就会呈现图4所示的低阻抗状态。
[0028]请再参照图1，当接脚27发生静电放电事件时，鳍式电阻23的第二端232的电压会远大于鳍式电阻23的第一端231与控制端233的电压，因此此时鳍式电阻23的第二端232形成漏极且鳍式电阻23会呈现出高阻抗状态。同样地，当接脚27发生静电放电时，鳍式电阻24的第一端241的电压会远大于鳍式电阻24的第二端242与控制端243的电压，因此此时鳍式电阻24的第一端241形成漏极且鳍式电阻24也会呈现出高阻抗状态。于此同时，作为静电放电单元28的N型晶体管28-1则会通过静电放电触发其晶体管内部寄生的双极性接面晶体管(bipolar junct1n transistor, BJT) 28-2导通，以形成电源轨线201与202之间的静电放电路径。
[0029]如此一来，由接脚27传入的静电放电电流便可依序经由电源轨线201与N型晶体管28-1而传导至电源轨线202。此外，由于从接脚27传入的静电放电电流会受到鳍式电阻23与24的抑制，因此可以避免P型鳍式场效应晶体管21、N型鳍式场效应晶体管22与提供传输信号IN的前端电路(即芯片200的核心电路，未标示)受到静电放电的损害。此夕卜，在接脚27未发生静电放电事件，且传输信号IN呈现高电平(high)时，N型鳍式场效应晶体管22会导通，且鳍式电阻24中的处于浮接(floating)状态的第一端241的电压会被拉至与第二端242的电压相近，因而使得鳍式电阻24呈现低阻抗状态。如此一来，呈现高电平的传输信号IN就可正常地被传送到接脚27。反之，在接脚27未发生静电放电事件，且传输信号IN呈现低电平(low)时，P型鳍式场效应晶体管21会导通，且鳍式电阻23中的处于浮接状态的第二端232的电压会被拉至与第一端231的电压相近，因而使得鳍式电阻23呈现低阻抗状态。如此一来，呈现低电平的传输信号IN亦可正常地被传送到接脚27。
[0030]尽管在上述说明中，鳍式电阻23与24皆采用一 N型鳍式电阻来实现，然此并非用以限制本发明，事实上，鳍式电阻23与24亦可皆采用一 P型鳍式电阻来实现。P型鳍式电阻的操作原理与N型鳍式电阻的操作原理相似，且与其它构件之间的电性连接方式相同，在此便不再赘述。此外，静电放电单元28也可以是采用一 P型晶体管来实现，惟此P型晶体管的控制端应电性连接电源轨线201，而此P型晶体管的其余接脚的电性连接方式则与前述N型晶体管28-1的第一端281与第二端282的电性连接方式相同。
[0031]图5是绘示依照本发明另一实施例的一种具静电放电保护功能的芯片。在图5中，标示与图1中的标示相同者表示为相同的对象或信号。图5所示的芯片400与前述芯片200的差异处在于，芯片400的静电放电单元410是由N型晶体管412与静电放电检测电路416所组成。N型晶体管412的第一端413与第二端414分别电性连接电源轨线201与202。静电放电检测电路416的输入端电性连接电源轨线201，输出端则电性连接N型晶体管412的控制端415。而此静电放电检测电路416用以依据电源轨线201的电压变化而检测接脚27是否发生静电放电事件，并据以决定是否提供致能信号至N型晶体管412的控制端415而开启N型晶体管412。当然，N型晶体管412亦可直接以一 P型晶体管来做替换，且此P型晶体管的各接脚的电性连接方式与N型晶体管412的各接脚的电性连接方式相同。
[0032]综上所述，本发明是在芯片的接脚处设置了由二个鳍式电阻、二个二极管与一静电放电单元所组成的静电保护电路，因此可在接脚发生静电放电事件时提供静电放电路径，避免芯片内部的主要电路受到静电放电的破坏。此外，由于鳍式电阻在接脚发生静电放电事件时会呈现高阻抗，因此可以避免由P型鳍式场效应晶体管与N型鳍式场效应晶体管所组成的传输信号的输出缓冲器也受到静电放电的破坏。
[0033]虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种具静电放电保护功能的芯片，其包括: 一第一电源轨线，用以电性连接一电源电压； 一第二电源轨线，用以电性连接一参考电位； 一接脚； 一 P型鳍式场效应晶体管，具有一第一端、一第二端与一第一控制端，该第一端电性连接该第一电源轨线，而该第一控制端用以接收一传输信号； 一第一鳍式电阻，具有一第三端、一第四端与一第二控制端，该第三端与该第二控制端皆电性连接该第二端，而该第四端电性连接该接脚； 一 N型鳍式场效应晶体管，具有一第五端、一第六端与一第三控制端，该第六端电性连接该第二电源轨线，而该第三控制端用以接收该传输信号； 一第二鳍式电阻，具有一第七端、一第八端与一第四控制端，该第八端与该第四控制端皆电性连接该第五端，而该第七端电性连接该接脚； 一第一二极管，其阳极电性连接该接脚，而其阴极电性连接该第一电源轨线； 一第二二极管，其阳极电性连接该第二电源轨线，而其阴极电性连接该接脚；以及一静电放电单元，电性连接于该第一电源轨线与该第二电源轨线之间，用以提供该第一电源轨线与该第二电源轨线之间的一静电放电路径。
2.根据权利要求1所述的具静电放电保护功能的芯片，其中该第一鳍式电阻与该第二鳍式电阻皆为一 N型鳍式电阻。
3.根据权利要求1所述的具静电放电保护功能的芯片，其中该第一鳍式电阻与该第二鳍式电阻皆为一 P型鳍式电阻。
4.根据权利要求1所述的具静电放电保护功能的芯片，其中该静电放电单元包括: 一 N型晶体管，具有一第九端、一第十端与一第五控制端，该第九端电性连接该第一电源轨线，而该第十端与该第五控制端皆电性连接该第二电源轨线。
5.根据权利要求1所述的具静电放电保护功能的芯片，其中该静电放电单元包括: 一 P型晶体管，具有一第九端、一第十端与一第五控制端，该第九端与该第五控制端皆电性连接该第一电源轨线，而该第十端电性连接该第二电源轨线。
6.根据权利要求1所述的具静电放电保护功能的芯片，其中该静电放电单元包括: 一 N型晶体管，具有一第九端、一第十端与一第五控制端，该第九端电性连接该第一电源轨线，而该第十端电性该第二电源轨线；以及 一静电放电检测电路，电性连接于该第一电源轨线与该第五控制端之间，用以依据该第一电源轨线的电压变化而检测是否发生一静电放电事件，并据以决定是否提供一致能信号至该第五控制端而开启该N型晶体管。
7.根据权利要求1所述的具静电放电保护功能的芯片，其中该静电放电单元包括: 一 P型晶体管，具有一第九端、一第十端与一第五控制端，该第九端电性连接该第一电源轨线，而该第十端电性该第二电源轨线；以及 一静电放电检测电路，电性连接于该第一电源轨线与该第五控制端之间，用以依据该第一电源轨线的电压变化而检测是否发生一静电放电事件，并据以决定是否提供一致能信号至该第五控制端而开启该P型晶体管。
【文档编号】H01L27/02GK104347613SQ201310346737
【公开日】2015年2月11日 申请日期:2013年8月9日 优先权日:2013年8月9日
【发明者】陈少平 申请人:联华电子股份有限公司