制造高载子迁移率鳍式场效晶体管结构的方法
【专利摘要】一种制造高载子迁移率鳍式场效晶体管结构的方法，包括提供包括硅及高载子迁移率材料的半导体衬底，于该半导体衬底上形成一个或多个鳍式结构，以及使该衬底接受缩合程序，以缩合该高载子迁移率材料。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层。该方法更包含除去形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。
【专利说明】制造高载子迁移率鳍式场效晶体管结构的方法
【技术领域】
[0001]本发明涉及半导体装置和用于制造半导体装置的方法，更具体地涉及鳍式场效晶体管结构以及用于制造鳍式场效晶体管结构的方法。
【背景技术】
[0002]相对于传统的平面金属氧化物半导体(planner metal-oxi de-semi conductor)场效应晶体管(MOS transistor或M0SFETS)，是采用传统的光刻显影制造方法(lithographic fabrication methods),非平面金属氧化物半导体场效应晶体管是结合各种垂直晶体管结构。其中之一即为「鳍式场效晶体管结构(FinFET)」其名称来自于多个薄硅「鳍」，该薄硅「鳍」是用以形成各个栅极信道(gate channels)，且通常是依序具有几十奈米的宽度。
[0003]先前技术充斥着不同之用以制造MOS晶体管的半导体装置的技术及制程，包括平面及非平面装置。根据典型的制造技术，一 MOS晶体管的集成电路形成是通过形成一装置结构于一半导体衬底上，该装置结构是包括形成于一半导体材料层上的一栅极堆栈，及于该半导体材料中形成的源极及漏极区域以于该栅极堆栈下定义一信道区域。
[0004]近年来，改善MOS晶体管效能的主要焦点是为增加晶体管的迁移率及驱动电流(drive current)。持续增加集成电路的效能及开关速度的需求是需要连续的高载子迁移率及驱动电流。这个问题的解决方法之一是持续引进较高的信道压力，以实现更高的载子迁移率和驱动电流。然而，许多压力源(stressors)因三维装置架构而失去其效能，该三维装置可例如为鳍式场效晶体管(FinFET)架构。另一种方法包括使用本质上具有较高于硅的载子迁移率的信道材料，举例来说，例如为磷化铟(InP)或砷化镓(GaAs)的各种II1-V族半导体合金，或是例如锗(Ge)的IV族半导体材料。然而，使用这些「新」的信道材料会产生许多问题，特别是使用这些材料形成的衬底。举例来说，非硅衬底，例如锗(Ge)衬底，成本远比硅衬底来的高，因此不适合于大尺寸的制造作业。另外，发生于非硅衬底的缺陷是几个数量级(orders of magnitude)的大于娃衬底。更进一步而言,非娃衬底无法适用在现有技术的300mm的晶圆尺寸,且很难整合到现有的娃兼容(silicon-compatible)的制造流程。
[0005]据此，有需要提供鳍式场效晶体管结构及方法，以制造具有改善的迁移率及驱动电流的鳍式场效晶体管结构。更需要提供制造此种鳍式场效晶体管结构的方法，且此方法不会较现有技术显著地增加制造成本。另外，本发明欲提供的其它特征及特色，将通过本发明的【具体实施方式】及权利要求书，结合附图、摘要、及【背景技术】予以清楚说明。
【发明内容】
[0006]本发明提供鳍式场效晶体管结构的制造方法，依据一实施例，一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供包括硅及高载子迁移率材料的半导体衬底，于该半导体衬底上形成一个或多个鳍式结构，以及使该衬底接受缩合程序，以缩合该高载子迁移率材料。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层。该方法更包含除去形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。
[0007]根据另一实施例，提供一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供绝缘层覆娃锗(SiGe-on-1nsulator)衬底，于该绝缘层覆娃锗衬底的娃锗层蚀刻出一个或多个鳍式结构，以及使该衬底接受缩合程序以缩合锗。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的锗及形成于该缩合的鳍式结构上的氧化硅层。该方法更包含蚀刻形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。
[0008]根据再一实施例，提供一种制造具有鳍式场效晶体管结构的集成电路的方法，包含提供绝缘层覆硅锗衬底，于该绝缘层覆硅锗衬底的硅锗层非等向性蚀刻一个或多个鳍式结构，该一个或多个鳍式结构的宽度介于约40nm至约60nm间，以及使该衬底接受缩合程序以缩合锗。该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上是包括完全的锗与形成于该缩合的鳍式结构上的氧化硅层。该衬底接受缩合程序的步骤是包含使该衬底处于本质上为100%氧气的大气中，使该衬底受到约1000°C至约1200°C的温度，以及使该衬底接受约10分钟至约30分钟的时间周期。该方法更包含非等向性湿式蚀刻形成于该缩合的鳍式结构上的氧化硅，以曝露该缩合的鳍式结构。
[0009]本
【发明内容】
是以简单的形式介绍在后述【具体实施方式】中更详细说明的概念的选择。本
【发明内容】
并非用以确定权利要求书中的关键或必要特征，也非用于确定权利要求书。
【专利附图】
【附图说明】
[0010]本发明的各种实施例，透过以下【具体实施方式】的详细说明配合相对应的附图，将能够更轻易的理解，附图包括:
[0011]图1至图5为绝缘层覆硅锗衬底的剖面图，用以显示依据本发明的实施例的用于制造具有改善的迁移率及驱动 电流的鳍式场效晶体管结构的方法。
[0012]需特别注意者所揭露的附图并非依据实际比例所绘制。该些附图是用以绘示所揭露的典型实施例，并非用以限制权利要求书。于该些附图中，不同附图中相同的组件符号用以表示相同的组件。
[0013]【符号说明】
[0014]32硅锗衬底
[0015]36硅锗材料薄层
[0016]37 鳍
[0017]37’ 轮廓
[0018]38绝缘层
[0019]39蚀刻空间
[0020]40硅芯片
[0021]42氧化硅层。
【具体实施方式】
[0022]以下【具体实施方式】仅用以揭露本发明的本质，而非用以限制本发明的实施例，或是该些实施例的应用或使用。如本文所用，词语「示范性」的意思是「作为示例，实例或说明」。本文中做为示范性的任何实施，不应被解释为更好或优于其它实施例。此外，本发明不应受到本说明书揭露的【技术领域】、【背景技术】、
【发明内容】
或【具体实施方式】所明示或默示的理论所限制。
[0023]为了简短起见，传统的现有技术相关半导体装置制造将不予详细描述。此外，于此所描述的各种任务或流程步骤可能被结合成更广泛的程序或流程，该些程序或流程具有此处未详予说明的步骤或功能。特别是，在基于半导体的集成电路的制造过程中的各个步骤是众所周知的，所以，为简短起见，许多现有的步骤只会简要地提及或在完全不提供现有制程的细节的情况下予以省略。
[0024]本文所描述的手段及技术可以用于制造MOS晶体管装置，包括NMOS晶体管装置、PMOS晶体管装置及组合NM0S/PM0S装置的COMS装置。尽管正确的术语「MOS装置」是指一个具有金属栅极电极及氧化物栅极绝缘体的装置，但在此MOS被用作表示任何包括导电的栅极电极(无论是金属或其它导电材料)的半导体装置，而该导电的栅极电极是位于栅极绝缘层之上或环绕于该栅极绝缘体(无论是氧化物或其它绝缘体)，而前述的结构还位于单一或多个半导体区域上，或环绕于单一或多个半导体区域，如同此处所描述的鳍式场效晶体管。如此处所用者，术语「FinFET」是指仅有多个鳍的垂直壁受到栅极电压所影响的鳍式装置(又称为双栅极(double gate或dual-gate)装置)，或指鳍的上表面以及鳍垂直壁受到栅极电压所影响的鳍式装置(又称为三栅极(triple gate)装置)。
[0025]如图1所示的横截面，依据本发明的一种实施例的制造鳍式场效晶体管结构的方法，首先提供硅锗衬底32。该硅锗衬底32较佳地是包含硅及介于约10至30原子百分比(atomic percent)的锗。于本说明中，术语「半导体衬底」或更具体的「娃锗衬底」将被用来涵盖通常用于在半导体产业的相对纯粹的或轻微杂质掺杂的实质上的硅锗材料。于本说明中，「半导体衬底」及「硅锗衬底」两术语可互换使用。
[0026]半导体衬底32可以是一大型(bulk)的半导体衬底，但较佳地是为在绝缘层38 (通常厚度介于约IOOnm至约150nm之间)上有一硅锗材料薄层36 (通常厚度约介于约50nm至约IOOnm之间)，该绝缘层38可例如为氧化娃,所述的娃锗材料薄层36与绝缘层38是由支撑硅芯片40所支撑。这种衬底，一般称为绝缘层覆半导体(SOI)或绝缘层上覆硅锗(SGOI)衬底。在不影响主要部分的前提下，为了便于说明，以下所称的衬底32用以表示绝缘层上覆硅锗或SOGI衬底或简单地称为半导体衬底。
[0027]于另一实施例中，该衬底32包括娃及另一种闻载子迁移率材料，例如，各种的II1-V族半导体合金，如磷化铟(InP)或砷化镓(GaAs)，或各种的IV族半导体材料。如同使用硅锗材料时，该替代的衬底较佳是将硅/高载子迁移率材料设置为绝缘层上的薄层，该绝缘层由硅晶圆所支撑。为了简化描述，以下的描述内容将以SGOI衬底为例予以说明，但是应当理解同样可以采用其它具有高载子迁移率材料的衬底。
[0028]请再参阅图2，鳍式场效晶体管结构的制造方法是于硅锗层36上施加图案化及蚀刻步骤以形成覆盖在绝缘层38上的一个或多个硅锗材料所组成的线段(lines)或「鳍」37。所述的三个鳍37是绘示于图2中。如图2所示，为达到使鳍37以均匀的厚度一路蚀刻到绝缘层38的目的，需要采用非等向性蚀刻技术，例如反应性离子蚀刻(Reactive 1nEtching, RIE)。根据其中之一实施例，进行图案化和蚀刻，以使各个鳍的宽度介于约40nm至约60nm之间。然而，如后续更详细的讨论，完成的鳍式场效晶体管结构的鳍式结构的最终尺寸和长宽比，将小于由初始蚀刻硅锗层36所形成的鳍37。因此，经过蚀刻的鳍37的宽度应大于完成的鳍式场效晶体管结构所需的鳍的宽度。此外，介于各鳍37的蚀刻空间39通常可介于约5nm至约20nm的范围内，但最终是取决完成的集成电路中介于每个鳍式结构间所期望的空间。
[0029]请参阅图3，执行锗缩合程序。一般用于锗缩合程序的大气及温度的制程条件包含分别为100%(或尽可能接近100%)氧的大气及1000至1200°C的温度。取决于该鳍37的厚度，在上述制程条件下欲使锗充分缩合，通常需要约10分钟至约30分钟的时间周期。时间和温度的条件进一步取决于硅锗层中原始的锗含量。
[0030]请再参阅图3，锗的缩合导致的硅锗中的硅原子消耗(即向外扩散)，而锗原子仍停留在原处(也就是鳍37)，随着制程时间的增加导致该鳍37中的锗含量稳定的增加。该硅原子通过与大气中的氧O2反应而被消耗，从而于硅锗鳍式结构37周围形成氧化硅层42 (缩合过程中锗的比例增加)。图3例示了硅锗鳍37的垂直及侧向尺寸在执行锗缩合制程的时间而减少。初始的硅锗鳍37的轮廓37’是作为一参考框架，用以说明的尺寸的缩小。硅的扩散从该鳍37的中心到该鳍37的周围，且因此于锗缩合程序期间在该鳍37中发展了此种浓度梯度，其中，使得该鳍37中心的硅浓度高于周边。
[0031]请参阅图4，于该鳍37接受足够时间周期(如前述约10分钟至约30分钟间)的锗制程程序条件后，锗缩合程序已进行到完成阶段，使得本质上为纯锗的鳍37保持被包覆于该氧化硅层42中。此时，该硅消耗/氧化程序停止，且尺寸不再进一步发生变化。
[0032]此后，可选择性地对锗执行湿式蚀刻，以从该鳍37的周围移除该氧化硅层42，使其成为实质上完全的锗，例如至少95%的锗。湿式蚀刻技术在本领域中是众所周知，且可包括，如使用稀释氟化氢。较佳的，所使用的湿式蚀刻制程是为等向性的，以允许沿着该鳍37的侧边蚀刻该氧化硅而不会任何损坏该鳍37的形状。于蚀刻后，所形成的结构是显示在图5中，包括多个设置在绝缘层38上的实质上为纯锗的鳍37。
[0033]可理解的是，在所有的半导体及半导体合金之中，锗具有最高的电洞迁移率，因此，于一实施例，较佳的可使用锗作为P信道场效晶体管(PFETs)中的信道材料。此外，锗中电子迁移率最多高于硅两倍，于其它实施例中，锗的制程也适于η信道场效晶体管(nFETs)。因此，图5中所示的结构可用于制造P信道场效晶体管或η信道场效晶体管的多个鳍式场效晶体管结构。当然，如前所述，其它的高载子迁移率材料也可用于此处所揭露的方法。可以预期的是，本发明所属领域技术人员，在参酌本【具体实施方式】的说明后，可以轻易地发现用于各种替代材料的缩合程序条件。
[0034]之后，如本案所属领域技术人员所知，可执行进一步的制程步骤以制造集成电路。举例而言，进一步的步骤(图中未示出)传统上包含，可例如形成覆盖于该鳍37上的栅极结构，形成接点(contacts)，以及遍及整个装置的一个或更多的于其间具有介电层的图案化导电层，尚包含其它许多的步骤。本【具体实施方式】所揭露的内容并非用以排除任何后续的本领域中现有的用以形成或测试完整的集成电路的制程步骤。
[0035]本发明的至少一个示范性实施例已揭露于前述详细说明中，应当理解的是，可以存在许多变化。还应当理解的是，一个或多个示范性实施例仅为例示，并非用以透过任何方式限制本发明的范围、可应用性以及架构。当然，以上的详细说明将提供本发明所属领域技术人员实施本发明的实施例的指引。应了解的是，在不脱离本发明的权利要求书及其法律上均等范围的前提下，可将实施例中所揭露的组件功能与组构作不同的变化。
【权利要求】
1.一种制造具有鳍式场效晶体管结构的集成电路的方法，包括: 提供包括硅及高载子迁移率材料的半导体衬底； 于该半导体衬底上形成一个或多个鳍式结构； 使该衬底接受缩合程序，以缩合该高载子迁移率材料，其中，该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的高载子迁移率材料与形成于该缩合的鳍式结构上的氧化硅层；以及 除去形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。
2.根据权利要求1所述的方法，其中，提供该半导体衬底包含提供绝缘层覆半导体(semiconductor-on-1nsulator)衬底。
3.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的该半导体衬底包含提供包括硅锗的半导体衬底。
4.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的该半导体衬底包含提供包括硅及II1-V族半导体合金的半导体衬底。
5.根据权利要求1所述的方法，其中，提供包括硅及该高载子迁移率材料的半导体衬底包含提供包括硅以及锗以外的IV族半导体材料的半导体衬底。
6.根据权利要求1所述的方法，其中，于该半导体衬底上形成一个或多个鳍式结构包含非等向性蚀刻。
7.根据权利要求1所述的方法，其中，于该半导体衬底上形成一个或多个鳍式结构包含形成一个或多个宽度介于约40nm至约60nm间的鳍式结构。
8.根据权利要求1所述的方法，其中，使该衬底接受缩合程序包含使该衬底处于本质上为100%氧气的大气中。
9.根据权利要求8所述的方法，其中，使该衬底接受缩合程序包含使该衬底受到介于约1000°C至约1200°C的温度。
10. 根据权利要求9所述的方法，其中，使该衬底接受缩合程序包含使该衬底接受约10分钟至约30分钟的时间周期。
11.根据权利要求1所述的方法，其中，去除该氧化硅包含等向性湿式蚀刻。
12.一种制造具有鳍式场效晶体管结构的集成电路的方法，包含: 提供绝缘层覆硅锗衬底； 于该绝缘层覆硅锗衬底的硅锗层蚀刻出一个或多个鳍式结构； 使该衬底接受缩合程序以缩合锗，其中，该缩合程序形成缩合的鳍式结构，该缩合的鳍式结构本质上包括完全的锗及形成于该缩合的鳍式结构上的氧化硅层；以及 蚀刻形成于该缩合的鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。
13.根据权利要求12所述的方法，其中，使该衬底接受缩合程序包含使该衬底处于本质上为100%氧气的大气中。
14.根据权利要求13所述的方法，其中，使该衬底接受缩合程序包含使该衬底受到介于约1000°C至1200°C的温度。
15.根据权利要求14所述的方法，其中，使该衬底接受缩合程序包含使该衬底接受约10分钟至约30分钟的时间周期。
16.根据权利要求12所述的方法，其中，蚀刻一个或多个鳍式结构包含非等向性蚀刻该绝缘层覆硅锗衬底的绝缘层。
17.根据权利要求12所述的方法，其中，去除该氧化硅包含等向性湿式蚀刻。
18.根据权利要求12所述的方法，其中，于该绝缘层覆硅锗衬底的硅锗层蚀刻出一个或多个鳍式结构包含蚀刻出一个或多个宽度介于约40nm至约60nm间的鳍式结构。
19.一种制造具有鳍式场效晶体管结构的集成电路的方法，包含: 提供绝缘层覆硅锗衬底； 于该绝缘层覆硅锗衬底的硅锗层非等向性蚀刻出一个或多个鳍式结构，该一个或多个鳍式结构的宽度介于约40nm至约60nm之间；使该衬底接受缩合程序以缩合锗，其中，该缩合程序是形成缩合的鳍式结构，该缩合的鳍式结构本质上是包括完全的锗及形成于该缩合的鳍式结构上的氧化硅层，其中，使该衬底接受缩合程序包含使该衬底处于本质上为100%氧气的大气中、使该衬底受到介于约1000°C至约1200°C的温度，及使该衬底接受约10分钟至约30分钟的时间周期；以及等向性湿式蚀刻形成于该缩合的·鳍式结构上的该氧化硅，以曝露该缩合的鳍式结构。
【文档编号】H01L27/088GK103579108SQ201310322298
【公开日】2014年2月12日 申请日期:2013年7月29日 优先权日:2012年7月27日
【发明者】S·弗莱克豪斯基, R·伊尔根 申请人:格罗方德半导体公司