结合有多种栅叠层组成的电路的利记博彩app
【专利摘要】本发明公开了一种具有多个不同器件栅极结构的集成电路和用于制造该电路的方法。形成该电路的示例性实施例包括：接收具有第一器件区、第二器件区和第三器件区的衬底。在第一器件区、第二器件区以及第三器件区中的每一个的至少一部分上方形成第一界面层。第一界面层被图案化，以在第三器件区内限定栅叠层。在第二器件区的至少一部分上方形成第二界面层。第二界面层被图案化，以在第二器件区内限定栅叠层。在第一器件区的至少一部分上方形成第三界面层。第三界面层在第一器件区内限定栅叠层。本发明还提供了结合有多种栅叠层组成的电路。
【专利说明】结合有多种栅叠层组成的电路
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地来说，涉及集成电路及其形成方法。【背景技术】
[0002]半导体集 成电路(IC)工业经历了快速增长。在IC演进的过程中，功能密度(gp，单位芯片面积上的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。该按比例减小工艺通常由于增加生产效率并且降低相关成本而提供优点。这样的按比例减小还增加处理和制造IC的复杂性，对于要被实现的这些进步，需要IC制造的类似发展。
[0003]仅作为一个实例，在一些应用中，IC的整体性能可以通过使组成电路元件适合它们特定的作用被改进。例如，可以通过改变栅叠层的合成物来调节电路元件。然而，当单个IC中的差分电路元件的数量增加时，因此制造IC的复杂性也会增加。通过制造工艺中的每个附加步骤，对成品率的危害也增加。由于组合困难，在栅叠层实例中包括高k电介质和金属栅极的多种先进材料很敏感并且用于制作改变成分的多层的传统工艺会损害这些先进材料。因此，虽然现有半导体制造工艺通常是足够的，但是无法证明这些半导体制造工艺在所有方面都完全令人满意。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成集成电路的方法，所述方法包括:接收具有第一器件区、第二器件区和第三器件区的衬底；在所述第一器件区、所述第二器件区以及所述第三器件区中的每一个的至少一部分上方均形成第一界面层；图案化所述第一界面层，所述第一界面层的图案化在所述第三器件区内限定栅叠层；在所述第二器件区的至少一部分上方形成第二界面层；图案化所述第二界面层，所述第二界面层的图案化在所述第二器件区内限定栅叠层；以及在所述第一器件区的至少一部分上方形成第三界面层，所述第三界面层的形成在所述第一器件区内限定栅叠层。
[0005]在该方法中，所述第二界面层的图案化从所述第一器件区中去除所述第二界面层的一部分。
[0006]在该方法中，所述第一界面层的图案化没有从所述第一器件区中完全去除所述第
一界面层。
[0007]在该方法中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。
[0008]在该方法中，形成所述第一界面层制造了包括氧化硅的所述第一界面层，并且形成所述第二界面层和形成所述第三界面层制造了包括氮氧化硅的所述第二界面层和所述
第三界面层。
[0009]该方法进一步包括:在所述第一器件区、所述第二器件区以及所述第三器件区内的每个栅叠层上方均形成介电层。[0010]在该方法中，在所述第一器件区、所述第二器件区以及所述第三器件区内的栅叠层上方所形成的所述介电层在各个位置处均具有基本相等的厚度和基本相同的组成。
[0011 ] 在该方法中，所述介电层包括高k介电材料。
[0012]根据本发明的另一方面，提供了一种形成集成电路的方法，所述方法包括:接收衬底，在所述衬底上限定有第一区域、第二区域以及第三区域；在所述第一区域、所述第二区域以及所述第三区域的上方形成第一界面层；蚀刻所述第一界面层，以从所述第一区域中去除所述第一界面层的一部分并且从所述第二区域中去除所述第一界面层的一部分，其中，蚀刻所述第一界面层在所述第三区域内限定栅叠层；在蚀刻所述第一界面层之后，在所述第二区域的至少一部分上方形成第二界面层；蚀刻所述第二界面层，以在所述第二区域内限定栅叠层；以及在蚀刻所述第二界面层之后，在所述衬底上的所述第一区域的至少一部分上方形成第三界面层，以在所述第一区域内限定栅叠层。
[0013]在该方法中，蚀刻所述第一界面层从所述第一区域中完全去除所述第一界面层。
[0014]在该方法中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。
[0015]在该方法中，形成所述第一界面 层制造了包括氧化硅的所述第一界面层，并且形成所述第二界面层和形成所述第三界面层制造了包括氮氧化硅的所述第二界面层和所述
第三界面层。
[0016]该方法进一步包括:在所述第一区域内的栅叠层、所述第二区域内的栅叠层以及所述第三区域内的栅叠层的每一个栅叠层上方均形成介电层。
[0017]在该方法中，所述介电层在所述第一区域内的栅叠层、所述第二区域内的栅叠层以及所述第三区域内的栅叠层上方具有基本相等的厚度和基本相同的介电材料组成。
[0018]在该方法中，所述介电层包括高k介电材料。
[0019]在该方法中，形成所述第三界面层制造了厚度小于所述第一界面层的厚度并小于所述第二界面层的厚度的所述第三界面层。
[0020]根据本发明的又一方面，提供了一种集成电路，包括:衬底，具有第一器件区、第二器件区以及第三器件区；第一器件栅极，设置在所述第一器件区上方，所述第一器件栅极包括第一界面层和第一介电层；第二器件栅极，设置在所述第二器件区上方，所述第二器件栅极包括第二界面层和第二介电层；以及第三器件栅极，设置在所述第三器件区上方，所述第三器件栅极包括第三界面层和第三介电层，其中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。
[0021]在该集成电路中，所述第一界面层的厚度小于所述第二界面层的厚度并小于所述第三界面层的厚度。
[0022]在该集成电路中，所述第一器件栅极、所述第二器件栅极以及所述第三器件栅极包括分别在所述第一界面层、所述第二界面层以及所述第三界面层上方形成的金属栅电极。
[0023]在该集成电路中，所述第一介电层、所述第二介电层以及所述第三介电层具有基本相等的厚度和基本相同的电介质组成。
【专利附图】
【附图说明】[0024]当结合附图进行读取时，通过以下详细描述可以最好地理解本发明。应该强调的是，根据工业中的标准实践，多种部件没有按比例绘制并且仅被用于说明目的。事实上，为了论述清楚起见，多种部件的尺寸可以任意地增加或减小。
[0025]图1是根据本发明的各个方面的包括多个电路器件的集成电路的截面图。
[0026]图2是根据本发明的各个方面用于形成多个电路器件栅极结构的方法的流程图。
[0027]图3至图12是根据本发明的各个方面包括经历形成电介质与半导体界面的方法的多个电路器件的集成电路的示意性截面图。
[0028]图13是根据本发明的各个方面的用于形成多电路器件栅极结构的方法的流程图。
[0029]图14至图23是根据本发明的各个方面包括经历形成多电路器件栅极结构的方法的多个电路器件的集成电路的示意性截面图。
【具体实施方式】
[0030]本发明一般地涉及IC器件制造，更具体地来说，涉及形成具有不同成分的器件栅极的集成电路。 [0031]以下
【发明内容】
提供用于实现本发明的不同部件的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本发明。当然，这些仅是实例并且不旨在进行限定。例如，在以下描述中，第一部件形成在第二部件上方或上可以包括以直接接触的方式形成第一部件和第二部件以的实施例，并且还可以包括附加部件形成在第一部件和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。另外，在多个实例中，本发明可以重复参考标号和/或字母。该重复用于简单和清楚的目的并且其本身并不规定所论述的多个实施例和/或结构之间的关系。
[0032]而且，为了便于说明，可以在本文中使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对位置的术语，以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了附图中所示的定向之外，空间相对位置的术语旨在包含使用或操作的器件的不同定向。例如，如果翻转附图中的器件，则被描述为在其他元件或部件“之下”或“下面”的元件被定向为在其他元件或部件“之上”。因此，示例性术语“在…之下”可以包含之上和之下的两个定向。另外，装置可以以其他方式被定向(旋转90度或在其他定向上)并且从而可以类似地解释本文中所使用的空间相对位置的描述符。
[0033]图1是根据本发明的各个方面包括多个电路器件102A、102B、以及102C的集成电路100的截面图。如在以下更详细地公开的，不同地构建电路器件102AU02B和102C，使得每个电路器件均适用于器件的工作环境。应该理解，本发明的原理等同地应用于任何和所有合适电路器件。例如，这些原理可以应用于P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、FinFET、高压晶体管、高频晶体管、其他合适器件、和/或它们的组合。
[0034]电路器件102AU02B和102C形成在半导体衬底104上。在一些实施例中，衬底104包括诸如娃或锗的元素半导体和/或诸如娃锗、碳化娃、砷化镓、砷化铟、氮化镓以及磷化铟的化合物半导体。其他示例性衬底材料包括合金半导体，诸如，碳化硅锗、磷砷化镓以及磷化铟镓。衬底104还可以包括非半导体材料，诸如，碱石灰玻璃、熔融硅石、熔融石英、氟化钙(CaF2)和/或其他合适材料。在一些实施例中，衬底104具有在其中限定的一层或多层，诸如，外延层。例如，在一个这样的实施例中，衬底104包括位于块状半导体上方的外延层。其他分层的衬底包括绝缘体上半导体(SOI)衬底。在一个这样的SOI衬底中，衬底104包括通过诸如注氧隔离(SMOX)的工艺所形成的隐埋氧化物(BOX)层。在多个实施例中，衬底104可以采用平面衬底、鳍、纳米线的形式和/或本领域技术人员公知的其他形式。
[0035]在一些实施例中，集成电路器件102A、102B以及102C均包括栅极结构(例如，栅极结构106AU06B和106C)。在利用先栅极工艺的实施例中，栅极结构106A、106B、以及106C包括功能栅极。相反地，在利用后栅极工艺的实施例中，栅极结构106AU06B和106C包括伪栅极。示例性栅极结构(例如，栅极结构106A、106B和106C中的一个)可以包括界面层(IL)(例如，界面层108B和108C)、栅极介电层(例如，介电层110AU10B和110C)、一个或多个保护层(例如，保护层112AU12B以及112C)、栅电极层(例如，栅电极层114AU14B和114C)和/或位于栅电极层上方的一个或多个硬掩模层(未不出)。在一些实施例中，在栅极结构的一个或多个侧面上形成隔离层(例如，隔离层116A、116B和116C)。
[0036]更具体地，界面层108B和108C可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将界面层108B和108C形成为任何合适厚度。
[0037]栅极介电层110A、1 IOB和IlOC可以包括介电材料，通常其特征在于，与二氧化硅相关的它们的介电常数。从而，栅极介电层110A、110B、以及IlOC中的每个均可以包括高k介电材料，诸如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO、氧化锆、氧化铝、氧化铪-氧化招(HfO2-Al2O3)合金、其他合适高k介电材料和/或它们的组合。另外地或可选地，栅极介电层可以包括其他电介质 ，诸如，氧化硅、氮化硅、氮氧化硅、碳化硅、无定形碳、四乙氧基硅烷(TEOS)、其他合适介电材料和/或它们的组合。可以使用包括原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺，将栅极介电层110AU10B以及IlOC形成为任何合适的厚度。
[0038]示例性栅极结构可以包括保护层112AU12B以及112C。保护层可以包括氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他半导体氮化物、其他合适材料和/或它们的组合。在示例性实施例中，保护层112A包括通过低压CVD(LPCVD)所形成的氮化硅。在又一个实施例中，保护层112B包括通过等离子体增强CVD(PECVD)所形成的氮化硅。在另一个实施例中，保护层112C包括通过CVD工艺所形成的正娃酸乙酯(tetraethyl orthosilicate)。在又一个实施例中，保护层112A包括通过高纵横比工艺(HARP)或另一合适工艺形成的氧化硅。
[0039]示例性栅极结构还可以包括栅电极层114A、114B和114C。虽然传统上命名为诸如M0SFET,但是电路100包括具有含多晶娃的栅电极层以及含金属的电极层的实施例。从而，栅电极层114AU14B和114C可以包括任何合适材料，诸如，多晶硅、铝、铜、钛、钽、钨、钥、氮化钽、硅化镍、硅化钴、TiN, WN、TiAl, TiAlN, TaCN, TaC, TaSiN、金属合金、其他合适材料和/或它们的组合。在利用后栅极工艺的一些实施例中，栅电极层114A、114B和114C中的一个是伪栅电极，并且同样地包括多晶硅、掩模材料和/或其他合适材料。在这样的实施例中，稍后通过合适的湿蚀刻工艺和/或干蚀刻工艺全部或部分地去除伪栅电极层并且通过诸如包括金属栅极材料的另一个栅电极层来替换。包括在含金属的栅电极层中的功函金属栅极材料可以是η型或P型功函材料。示例性P型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适p型功函材料和/或它们的组合。示例性η型功函金属包括 T1、Ag、TaAl、TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn、Zr、其他合适 η 型功函材料和/或它们的组合。功函层可以包括多层。可以通过CVD、PVD和/或其他合适工艺沉积栅电极层114A、114B和114C，并且可以将该栅电极层114A、114B和114C沉积为任何合适厚度。
[0040]在将硬掩模层结合到栅极结构106A、106B和106C中的一个或多个的实施例中，例如，硬掩模层的合适材料包括:二氧化硅、氮化硅、SiON、SiC、SiOC、旋涂玻璃(S0G)、低k膜、四乙氧基硅烷(TEOS, tetraethylorthosilicate)、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物和/或其他合适材料。可以使用包括原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将硬掩模层形成为任何合适厚度。
[0041]如图1所示，每个栅极结构都可以被配置成通过改变层厚度、改变层材料、通过共同省略多层、通过添加或复制层、通过其他合适技术和/或通过它们的组合，优化相应电路器件以用于其特定工作环境。仅作为一个实例，器件性能部分地取决于衬底和栅电极之间的一层或多层的属性。因此，可以通过调节介电层的特征来调整器件性能。然而，包括多种高k电介质的一些介电材料不能经受用于在单个衬底上形成不同厚度的多层的掩蔽和蚀刻工艺。因此，在一些实施例中，除了不同配置的介电层以外或代替不同配置的介电层，经由界面层调节器件性能。例如，共同具有较薄界面层或者缺少界面层的栅极结构的器件可以呈现较低阈值电压和 减少的切换时间，但是得到的器件会更易于受由相应介电层中的缺陷所导致的栅极泄漏电流、静电放电以及性能偏差的影响。在一些实施例中，更快切换、高泄漏栅极被用于定时关键器件，而降低的速度、更有效的栅极用于不太关键器件。
[0042]因此，在一个实施例中，器件102A被配置成具有第一阈值电压，并且相应地，在衬底104和电介质IlOA之间具有最小界面层或没有界面层。在该实施例中，与器件102A相t匕，器件102B被配置成具有较高阈值电压和减小的栅极泄漏电流，因此，器件102B的界面层108B的厚度大于器件102A的界面层的厚度。最后，器件102C被配置成作为IO器件运转。IO器件通常以大于相同电路中的其他器件的电压运转，并且可以被设计成在栅极处经受很大电压差。功率对于IO器件来说通常不太重要。因此，在该实施例中，器件102C的界面层108C的厚度大于器件102A或器件102B的厚度。界面层108C还可以包括不同于层108B的界面材料。在一个实施例中，界面层108B包括氮氧化硅，而界面层108C包括氧化硅。以这种方式，每个器件102AU02B以及102C的性能都可以适用于其相应的工作环境。
[0043]通过修改层厚度、层材料以及其他层特征，使单个电路的多个电路器件适于它们的特定工作环境的原理可以超出界面层108B和108C应用于栅极结构的其他层，并且预期并提供这样的实施例。
[0044]参考图2至图12公开了用于形成适用于不同性能的多个电路器件栅极结构的方法200。图2是根据本发明的各个方面用于形成多个电路器件栅极结构的方法200的流程图。应该理解，可以在方法200之前、期间和之后提供附加步骤，并且对于方法200的其他实施例，可以替换或删除所描述的一些步骤。图3至图12是根据本发明的各个方面包括经过形成多个电路器件栅极结构的方法200的多个电路器件(例如，薄IL器件302A、厚IL器件302B以及IO IL器件302C)的集成电路300的示意性截面图。
[0045]参考图3和框202，接收衬底104。衬底104可以基本类似于参考图1所述的衬底104。在这方面，衬底104可以包括元素半导体、化合物半导体、合金半导体、非半导体材料和/或它们的组合。在多个实施例中，衬底104可以采用平面衬底、鳍、纳米线的形式和/或本领域技术人员公知的其他形式。在框204中，在衬底104上形成第一界面层304，使得该第一界面层304在对应于器件302A、302B和302C的区域的至少一部分上方延伸。第一界面层304可以基本类似于参考图1所述的界面层108B和108C。在这方面，第一界面层可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将第一界面层304形成为任何合适厚度。在一个实施例中，第一界面层304具有IO界面层的特征，并且包括形成厚度在约25埃和约40埃之间的氧化硅。
[0046]参考图4A和框206,第一光刻胶层402可以施加在衬底104上方并且可以用于限定IO IL器件302C的栅极结构。光刻胶402可以在光刻工艺中进行曝光、对其进行烘焙以及显影，从而，如图4B所示显示被图案化的区域。在所示的实施例中，图案化从对应于厚IL器件302B的区域的至少一部分去除光刻胶402，但是保留在对应于薄IL器件302A的区域的至少一部分和对应于IO IL器件302C的区域的一部分中的光刻胶402。
[0047]参考图5A和框208，图案化第一界面层304。在一些实施例中，通过蚀刻图案化第一界面层304未被第一光刻胶层402保护的区域。在所示的实施例中，图案化从对应于厚IL器件302B的区域的至少一部分去除第一界面层304，但是保留在对应于薄IL器件302A的区域的至少一部分和对应于IO IL器件302C的区域的一部分中的第一界面层304。第一界面层304的图案化进 一步在对应于IO IL器件302C的区域内限定栅极结构106C。可以使用湿蚀刻、干蚀刻、反应离子蚀刻和/或其他合适蚀刻工艺来实施图案化，并且在一个实施例中，使用稀释的HF溶液来蚀刻第一界面层304。在可选实施例中，使用诸如电子束或激光蚀刻的无掩模工艺来图案化第一界面层304。在图案化第一界面层304之后，如图5B所示，可以从衬底104去除任何剩余的光刻胶402。
[0048]参考图6和框210，在衬底104上形成第二界面层604，使得该第二界面层604在对应于厚IL器件302B的区域的至少一部分上方延伸。第一界面层304可以防止第二界面层604形成在对应于器件302A和302C的区域的多部分上方。例如，第一界面层304可以防止第二界面层604形成在器件302A的栅极结构106A以及器件302C的栅极结构106C的上方。第二界面层604可以基本类似于参考图1所述的界面层108B和108C。在这方面，第二界面层604可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将第二界面层604形成为任何合适厚度。
[0049]第二界面层604的组成成分不同于第一界面层304的组成成分。在一个这样的实施例中，第二界面层604被形成为具有不同于第一界面层304的厚度。在另一个这样的实施例中，第二界面层604被形成为包括不被第一界面层304所包括的界面材料。在又一个这样的实施例中，第二界面层604被形成为不同于第一界面层304的厚度，并且包括不被第一界面层304所包括的界面材料。在一个实施例中，第二界面层604包括半导体氮氧化物，并且被形成为介于约10埃和约20埃之间的厚度。
[0050]参考图7A和框212，第二光刻胶层702可以被施加在衬底104上方并且可以用于限定厚IL器件302B的栅极结构。第二光刻胶702可以在光刻工艺中被暴露、对其进行烘焙以及显影，从而如图7B所示，显示被图案化的区域。在所示的实施例中，图案化从对应于薄IL器件302A的区域的至少一部分去除光刻胶702，但是保留对应于厚IL器件302B的区域的至少一部分和对应于IO IL器件302C的一部分中的光刻胶702。
[0051]参考图8A和框214，图案化第二界面层604。在一些实施例中，通过蚀刻图案化第二界面层604未被第二光刻胶层702保护的区域。在所示的实施例中，图案化从对应于薄IL器件302A的区域的至少一部分去除第二界面层604，但是保留对应于厚IL器件302B的区域的至少一部分中的第二界面层604。图案化第二界面层604还在对应于厚IL器件302B的区域内限定栅极结构106B。可以使用湿蚀刻、干蚀刻、反应离子蚀刻和/或其他合适蚀刻工艺实施第二界面层604的图案化，并且在一个实施例中，使用稀释的HF溶液来蚀刻第二界面层604。在可选实施例中，使用诸如电子束或激光蚀刻的无掩模工艺图案化第二界面层604。在图案化第二界面层604之后，如图8B所示，可以从衬底104去除任何剩余的光刻胶702。
[0052]参考图9和框216，在衬底104上形成第三界面层904，使得该第三界面层904至少在对应于薄IL器件302 A的区域上方延伸。第一界面层304和第二界面层604可以防止分别在对应于器件302C和302B的区域的多部分上方形成第三界面层904。例如，第一界面层304和第二界面层604可以防止分别地在器件302C和302B的栅极结构106C和106B上方形成第三界面层904。第三界面层904可以基本类似于参考图1描述的界面层108B和108Co在这方面，第三界面层904可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将第三界面层904形成为任何合适的厚度。第三界面层904的形成在对应于薄IL器件302A的区域内限定栅极结构106A。
[0053]第三界面层904的组成成分不同于第一界面层304和第二界面层604的组成成分。在一个这样的实施例中，第三界面层904被形成为与第一界面层和第二界面层不同的厚度。在另一个这样的实施例中，第三界面层904被形成为包括未被第一界面层304和第二界面层604中的一个或多个所包括的界面材料。在又一个这样的实施例中，第三界面层904被形成为具有不同于第一界面层304和第二界面层604的厚度，并且包括未被第一界面层304和第二界面层604中的一个或多个所包括的界面材料。在一个实施例中，第三界面层904包括半导体氮氧化物，并且被形成为介于约I埃和约5埃之间的厚度，该厚度小于第二界面层604的厚度。在另一个实施例中，第三界面层904被形成为介于约5埃和20埃之间的厚度并且其厚度小于第二界面层604的厚度。由于较薄界面层倾向于更敏感，并且与第一层和第二层相比，第三界面层904经受应用更少的光刻胶和随后蚀刻，所以在一些实施例中，最薄界面层被选择为第三界面层904。
[0054]参考图10至图12和框218，实施随后的工艺步骤，以完成第一器件、第二器件和第三器件(例如，薄IL器件302A、厚IL器件302B、以及IO IL器件302C)的制造。首先参考图10，在一些实施例中，分别在薄IL器件302A、厚IL器件302B、以及IO IL器件302C的界面层904、604和304上方形成栅极电介质，以形成介电层110AU10B和110C，其可以基本类似于参考图1所公开的那些介电层。在一些这样的实施例中，介电层110AU10B以及IIOC具有基本相等的厚度并且具有基本相同的电介质成分。在一个这样的实施例中，介电层110A、110B和IlOC中的每个都包括被形成为介于约10埃和约15埃之间的基本相等厚度的相同高k电介质。框218的这些随后工艺还可以包括形成一个或多个保护层(例如，保护层112AU12B和112C)、栅电极层(例如，栅电极层114AU14B和114C)和/或一个或多个硬掩模层(未示出)，每个都基本类似于关于图1所公开的保护层、栅电极层或硬掩模层。 [0055]参考图11，框218的随后工艺步骤可以包括使用包括光刻图案化和蚀刻的工艺成形栅极106AU06B和106C。在一个实施例中，通过诸如旋涂的合适工艺，在对应于器件302A、302B和302C的区域上形成光刻胶层。然后，光刻胶在光刻工艺中被曝光、对其进行烘焙和显影。通过干蚀刻工艺将光刻胶的图案转印到多层，从而在多个工艺步骤中以及以多种合适顺序形成栅电极和栅极电介质。此后可以去除光刻胶层。
[0056]参考图12，框218的工艺步骤还可以包括在栅极结构的一个或多个侧面上形成侧壁隔离层116AU16B和116C，和/或形成源极区/漏极区1202。源极/漏极区1202可以掺杂有诸如硼或BF2的P型掺杂物(P+)和/或诸如磷或砷的η型掺杂物(N+)。在一些实施例中，通过包括晕环注入、蚀刻、离子注入、外延和/或退火步骤的工艺形成源极区/漏极区1202。应该理解，可以通过传统工艺形成器件302Α、302Β和302C的一些元件，并且因此，一些工艺本文中没有进行详细描述。
[0057]参考图13至图23公开了用于形成适用于不同性能的多个电路器件栅极结构的又一种方法1300。图13是根据本发明的各个方面用于形成多个电路器件栅极结构的方法1300的流程图。应该理解，在方法1300之前、期间和之后，可以提供附加步骤，并且对于方法1300的其他实施例，可以替换或删除所描述的一些步骤。图14至图23是根据本发明的各个方面的包括经历形成多个电路器件栅极结构的方法1300的多个电路器件(例如，薄IL器件1402Α、厚IL器件1402Β以及IO IL器件1402C)的集成电路1400的示意性截面图。
[0058]参考图14和框1302，接收衬底104。衬底104可以基本类似于关于图1所述的衬底104。在这方面，衬底104可以包括元素半导体、化合物半导体、合金半导体、非半导体材料和/或它们的组合。在多个实施例中，衬底104可以采用平面衬底、鳍、纳米线的形式和/或本领域技术人员公知的其他形式。在框1304中，第一界面层1404形成在衬底104上，使得该第一界面层1404在对应于器件1402Α、1402Β和1402C的区域的至少一部分上方延伸。第一界面层1404可以基本类似于参考图1所述的界面层108Β和108C。在这方面，第一界面层可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺，将第一界面层1404形成为任何合适厚度。在一个实施例中，第一界面层1404具有IO界面层的特征，并且包括被形成为厚度介于约25埃和约40埃之间的氧化硅。
[0059]参考图15Α和框1306,第一光刻胶层1502可以被施加在衬底104上方并且可以用于限定IO IL器件1402C的栅极结构。光刻胶1502可以在光刻工艺中被曝光、对其进行烘焙以及显影，从而如图15B所示，显示被图案化的区域。在所示的实施例中，图案化从对应于薄IL器件1402A的区域的至少一部分和对应于厚IL器件1402B的区域的至少一部分去除光刻胶1502，但是保留对应于IO IL器件1402C的区域的至少一部分中的光刻胶1502。
[0060]参考图16A和框1308，图案化第一界面层1404。在一些实施例中，通过蚀刻图案化第一界面层1404未被第一光刻胶层1502保护的区域。在所示的实施例中，图案化从对应于薄IL器件1402A的区域的至少一部分和对应于厚IL器件1402B的区域的至少一部分去除第一界面层1404，但是保留对应于IO IL器件1402C的区域的至少一部分中的第一界面层1404。第一界面层1404的图案化在对应于IO IL器件1402C的区域内进一步限定栅极结构106C。可以使用湿蚀刻、干蚀刻、反应离子蚀刻和/或其他合适蚀刻工艺实施图案化，并且在一个实施例中，使用稀释的HF溶液蚀刻第一界面层1404。在可选实施例中，使用诸如电子束或激光蚀刻的无掩模工艺图案化第一界面层1404。在图案化第一界面层1404之后，如图16B所示，可以从衬底104去除任何剩余光刻胶1502。
[0061]参考图17和框1310，在衬底104上形成第二界面层1704，使得该第二界面层1704在对应于薄IL器件1402A的区域的至少一部分和对应于厚IL器件1402B的区域的至少一部分上方延伸。第一界面层1404可以防止第二界面层1704形成在对应于器件1402C的区域的部分上方。例如，第一界面层1404可以防止第二界面层1704形成在器件1402C的栅极结构106C上方 。第二界面层1704可以基本类似于参考图1所述的界面层108B。在这方面，第二界面层1704可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材料和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将第二界面层1704形成为任何合适厚度。
[0062]第二界面层1704的组成成分可以不同于第一界面层1404的组成成分。在一个这样的实施例中，第二界面层1704被形成为不同于第一界面层1404的厚度。在另一个这样的实施例中，第二界面层1704被形成为包括未被第一界面层1404所包括的界面材料。在又一个这样的实施例中，第二界面层1704被形成为不同于第一界面层1404的厚度，并且包括未被第一界面层1404所包括的界面材料。在一个实施例中，第二界面层1704包括半导体氮氧化物，并且被形成为介于约10埃和约20埃之间的厚度。
[0063]参考图18A和框1312，第二光刻胶层1802可以被施加在衬底104上方，并且可以用于限定厚IL器件1402B的栅极结构。第二光刻胶1802可以在光刻工艺中被曝光、对其进行烘焙以及显影，从而如图18B所示，显示被图案化的区域。在所示的实施例中，图案化从对应于薄IL器件1402A的区域的至少一部分去除光刻胶1802，但是保留对应于厚IL器件1402B的区域的至少一部分和对应于IO IL器件1402C的一部分中的光刻胶1802。
[0064]参考图19A和框1314，图案化第二界面层1704。在一些实施例中，通过蚀刻图案化第二界面层1704未被第二光刻胶层1802保护的区域。在所示的实施例中，图案化从对应于薄IL器件1402A的区域的至少一部分去除第二界面层1704，但是保留对应于厚IL器件1402B的区域的至少一部分中的第二界面层1704。第二界面层1704的图案化在对应于厚IL器件1402B的区域内限定栅极结构106B。可以使用湿蚀刻、干蚀刻、反应离子蚀刻和/或其他合适蚀刻工艺实施图案化，并且在一个实施例中，使用稀释的HF溶液蚀刻第二界面层1704。在可选实施例中，使用诸如电子束或激光蚀刻的无掩模工艺图案化第二界面层1704。在第二界面层1704的图案化之后，如图19B所示，可以从衬底104去除任何剩余的光刻胶1802。
[0065]参考图20和框1316，在衬底104上形成第三界面层2004，使得该第三界面层2004至少在对应于薄IL器件1402A的区域上方延伸。第一界面层1404和第二界面层1704可以防止分别在对应于器件1402C和1402B的区域的部分上方形成第三界面层2004。例如，第一界面层1404和第二界面层1704可以防止分别在器件1402C和1402B的栅极结构106C和106B上方形成第三界面层904。第三界面层2004可以基本类似于参考图1所述的界面层108B和108C。在这方面，第三界面层2004可以包括界面材料，诸如，氧化硅、氮化硅、氮氧化硅、其他半导体氧化物、其他合适界面材、和/或它们的组合。可以使用包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD (HDP-CVD)、物理气相沉积(PVD)、旋涂沉积和/或其他合适沉积工艺的任何合适工艺将第三界面层2004形成为任何合适厚度。第三界面层2004的形成在对应于薄IL器件1402A的区域内限定栅极结构106A。
[0066]第三界面层2004的组成成分可以不同于第一界面层1404和第二界面层1704。在一个这样的实施例中，第三界面层2004被形成为不同于第一界面层1404和第二界面层1704的厚度。在另一个这样的实施例中，第三界面层2004被形成为包括未被在第一界面层1404或第二界面层1704所包括的界面材料。在又一个这样的实施例中，第三界面层2004被形成为不同于第一界面层1404和第二界面层1704的厚度，并且包括未被第一界面层1404或第二界面层1 704所包括的界面材料。在一个实施例中，第三界面层2004包括半导体氮氧化物，并且被形成为介于约I埃和约5埃之间的厚度并且该厚度小于第二界面层1704的厚度。在另一个实施例中，第三界面层2004被形成为介于约5埃和20埃之间的厚度并且该厚度小于第二界面层1704的厚度。由于较薄界面层倾向于更敏感，并且与第一界面层和第二界面层相比，第三界面层2004经受更少地应用光刻胶和随后蚀刻，所以在一些实施例中，最薄界面层被选择为第三界面层2004。
[0067]参考图21至图23和框1318，实施随后工艺步骤，以完成第一器件、第二器件和第三器件(例如，薄IL器件1402A、厚IL器件1402B以及IO IL器件1402C)的制造。首先参考图21，在一些实施例中，分别在薄IL器件1402A、厚IL器件1402B以及IO IL器件1402C的界面层2004、1704和1404的上方形成栅极电介质，以形成介电层110AU10B和110C，这些介电层可以基本类似于关于图1所公开的那些介电层。在一些这样的实施例中，介电层110AU10B、和IlOC具有基本相等的厚度并且具有基本相同的电介质组成成分。在一个这样的实施例中，介电层110A、1 IOB和IlOC中的每个都包括被形成为介于约10埃和约15埃之间的基本相等厚度的相同高k电介质。框1318的这些随后工艺还可以包括形成一个或多个保护层(例如，保护层112AU12B和112C)、栅电极层(例如，栅电极层114AU14B和114C)和/或一个或多个硬掩模层(未示出)，每个都基本类似于关于图1所公开的那些保护层、栅电极层和/或硬掩模层。
[0068]参考图22，框1318的随后工艺步骤可以包括使用包括光刻图案化和蚀刻的工艺成形栅极106AU06B和106C。在一个实施例中，通过诸如旋涂的合适工艺在对应于1402A、1402B和1402C的区域上形成光刻胶层。然后，光刻胶在光刻工艺中被曝光、对其烘焙以及显影。通过干蚀刻工艺将光刻胶的图案转印到多层，以在多个工艺步骤中并以多种合适顺序形成栅电极和栅极电介质。此后，可以去除光刻胶层。[0069]参考图23，框1318的工艺步骤还可以包括在栅极结构的一个或多个侧面上形成侧壁隔离层116AU16B和116C，和/或形成源极/漏极区1202。源极/漏极区1202可以掺杂有诸如硼或BF2的P型掺杂物(P+)和/或诸如磷或砷的η型掺杂物(N+)。在一些实施例中，通过包括晕环注入、蚀刻、离子注入、外延和/或退火步骤的工艺来形成源极/漏极区1202。应该理解，可以通过传统工艺形成器件1402Α、1402Β和1402C的一些元件，并且因此一些工艺在本文中没有进行详细描述。
[0070]从而，本发明提供一种结合多个器件栅极结构的集成电路和用于制造该电路的方法。在一些实施例中，形成集成电路的方法包括:接收具有第一器件区、第二器件区以及第三器件区的衬底；在第一器件区、第二器件区以及第三器件区中的每一个的至少一部分上方均形成第一界面层；图案化第一界面层，由此第一界面层的图案化在第三器件区内限定栅叠层；在第二器件区的至少一部分上方形成第二界面层；图案化第二界面层，由此第二界面层的图案化在第二器件区内限定栅叠层；以及在第一器件区的至少一部分上方形成第三界面层，由此第三界面层的形成在第一器件区内限定栅叠层。
[0071]在一些实施例中，形成集成电路的方法包括:接收衬底，衬底具有在其上限定的第一区域、第二区域和第三区域；在第一区域、第二区域以及第三区域上方形成第一界面层；蚀刻第一界面层，以从第一区域去除第一界面层的一部分并且从第二区域去除第一界面层的一部分，其中，第一界面层的蚀刻在第三区域内限定栅叠层；在第一界面层的蚀刻之后，在第二区域的至少一部分上方形成第二界面层；蚀刻第二界面层，以在第二区域内限定栅叠层；并且在第二界面层的蚀刻之后，在衬底上的第一区域的至少一部分上方形成第三界面层，以在第一区域内限定栅叠层。
[0072]在一些实施例中，集成电路包括:衬底，具有第一器件区、第二器件区以及第三器件区；第一器件栅极，设置在第一器件区上方，第一器件栅极包括第一界面层和第一介电层；第二器件栅极，设 置在第二器件区上方，第二器件栅极包括第二界面层和第二介电层；以及第三器件栅极，设置在第三器件区上方，第三器件栅极包括第三界面层和第三介电层，其中，第一界面层、第二界面层以及第三界面层的厚度和界面材料中的至少一个相互不同。
[0073]以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该想到，它们可以容易地使用本发明作为基础来设计或修改用于与本文中所介绍的实施例的相同目的和/或实现与其相同优点的其他工艺和结构。本领域技术人员还将认识到，这样的等效结构没有背离本发明的精神和范围，并且它们可以在不脱离本发明的精神和范围的情况下，在本文中可以进行多种改变、替换和更改。
【权利要求】
1.一种形成集成电路的方法，所述方法包括: 接收具有第一器件区、第二器件区和第三器件区的衬底； 在所述第一器件区、所述第二器件区以及所述第三器件区中的每一个的至少一部分上方均形成第一界面层； 图案化所述第一界面层，所述第一界面层的图案化在所述第三器件区内限定栅叠层； 在所述第二器件区的至少一部分上方形成第二界面层； 图案化所述第二界面层，所述第二界面层的图案化在所述第二器件区内限定栅叠层；以及 在所述第一器件区的至少一部分上方形成第三界面层，所述第三界面层的形成在所述第一器件区内限定栅叠层。
2.根据权利要求1所述的方法，其中，所述第二界面层的图案化从所述第一器件区中去除所述第二界面层的一部分。
3.根据权利要求1所述的方法，其中，所述第一界面层的图案化没有从所述第一器件区中完全去除所述第一界面层。
4.根据权利要求1所述的方法，其中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料 的至少一个方面是不同的。
5.根据权利要求1所述的方法，其中，形成所述第一界面层制造了包括氧化硅的所述第一界面层，并且形成所述第二界面层和形成所述第三界面层制造了包括氮氧化硅的所述第二界面层和所述第三界面层。
6.根据权利要求1所述的方法，进一步包括:在所述第一器件区、所述第二器件区以及所述第三器件区内的每个栅叠层上方均形成介电层。
7.根据权利要求6所述的方法，其中，在所述第一器件区、所述第二器件区以及所述第三器件区内的栅叠层上方所形成的所述介电层在各个位置处均具有基本相等的厚度和基本相同的组成。
8.根据权利要求6所述的方法，其中，所述介电层包括高k介电材料。
9.一种形成集成电路的方法，所述方法包括: 接收衬底，在所述衬底上限定有第一区域、第二区域以及第三区域； 在所述第一区域、所述第二区域以及所述第三区域的上方形成第一界面层； 蚀刻所述第一界面层，以从所述第一区域中去除所述第一界面层的一部分并且从所述第二区域中去除所述第一界面层的一部分，其中，蚀刻所述第一界面层在所述第三区域内限定栅叠层； 在蚀刻所述第一界面层之后，在所述第二区域的至少一部分上方形成第二界面层； 蚀刻所述第二界面层，以在所述第二区域内限定栅叠层；以及 在蚀刻所述第二界面层之后，在所述衬底上的所述第一区域的至少一部分上方形成第三界面层，以在所述第一区域内限定栅叠层。
10.一种集成电路，包括: 衬底，具有第一器件区、第二器件区以及第三器件区； 第一器件栅极，设置在所述第一器件区上方，所述第一器件栅极包括第一界面层和第一介电层；第二器件栅极，设置在所述第二器件区上方，所述第二器件栅极包括第二界面层和第二介电层；以及 第三器件栅极，设置在所述第三器件区上方，所述第三器件栅极包括第三界面层和第三介电层， 其中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。
【文档编号】H01L21/28GK104022027SQ201310217777
【公开日】2014年9月3日 申请日期:2013年6月3日 优先权日:2013年3月1日
【发明者】陈柏年, 黄昱方, 谢奇勋, 吴伟成, 杨宝如, 庄学理 申请人:台湾积体电路制造股份有限公司