一种半导体器件及其制造方法

一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，涉及半导体【技术领域】。该半导体器件的制造方法包括：步骤S101：提供半导体衬底，在半导体衬底中形成凹槽；步骤S102：在凹槽的相对的两个内壁上形成栅极第一侧壁；步骤S103：在凹槽的底部区域形成栅氧化层，并在栅氧化层之上形成栅极第一部分，其中所述栅极第一部分的至少一部分位于凹槽内；步骤S104：在栅极第一部分之上形成栅极第二部分，其中栅极第二部分和栅极第一部分构成半导体器件的栅极。该方法由于形成的栅极的一部分嵌入了半导体衬底，缩小了栅极顶端到有源区的高度差，因此可以增大形成共享接触孔时的工艺窗口，避免漏电流。本发明的半导体器件，其栅极的一部分嵌入了半导体衬底，同样具有上述优点。
【专利说明】一种半导体器件及其制造方法

【技术领域】
[0001] 本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件及其制造方法。

【背景技术】
[0002] 在半导体【技术领域】中，共享接触孔（share contact)-般用于将半导体器件的栅 极(例如多晶硅栅极）和有源区（即，源极或漏极）直接相连。共享接触孔由于具有可以节省 器件面积等优点，在半导体器件中得到了广泛的应用。例如，在SRAM中就往往会应用共享 接触孔。
[0003] 然而，现有技术的半导体器件的制造方法，在刻蚀形成共享接触孔的过程中，由于 栅极顶端到有源区的高度差很大，需要对层间介电层进行过刻以形成共享接触孔，而过刻 往往会导致共享接触孔下方的栅极侧壁会被部分甚至完全刻蚀掉，且栅极也可能被部分刻 蚀掉。而当栅极侧壁被部分或全部刻蚀掉（即，被不当刻蚀)，共享接触孔距轻掺杂区的距离 将被拉近，由于轻掺杂区的结深较浅，很容易引起漏电流问题。而且，当栅极侧壁被刻蚀掉 的越多，漏电流的问题越严重。
[0004] 实验表明，在形成共享接触孔的过程中，虽然提高对层间介电层与栅极及栅极侧 壁的刻蚀选择比，可以在一定程度上缓解上述问题，但并不能完全解决该问题。
[0005] 因此，有必要提出一种新的半导体器件及其制造方法，以解决上述问题。


【发明内容】

[0006] 本发明一方面提供一种半导体器件的制造方法，该方法包括：
[0007] 步骤S101 :提供半导体衬底，在所述半导体衬底中形成凹槽；
[0008] 步骤S102 :在所述凹槽的相对的两个内壁上形成栅极第一侧壁；
[0009] 步骤S103 :在所述凹槽的底部区域形成栅氧化层，并在所述栅氧化层之上形成栅 极第一部分，其中所述栅极第一部分的至少一部分位于所述凹槽内；
[0010] 步骤S104 :在所述栅极第一部分之上形成栅极第二部分，其中所述栅极第二部分 和所述栅极第一部分构成所述半导体器件的栅极。
[0011] 其中，所述步骤S101包括：
[0012] 步骤S1011 :提供半导体衬底，在所述半导体衬底上依次形成隔离材料层和硬掩 膜层；
[0013] 步骤S1012 :对所述硬掩膜层、所述隔离材料层和所述半导体衬底进行刻蚀，在拟 形成栅极的位置形成所述凹槽。
[0014] 其中，所述隔离材料层的材料为氧化硅，所述硬掩膜层的材料为氮化硅。
[0015] 其中，所述步骤S102包括：
[0016] 步骤S1021 :形成覆盖所述凹槽的第一侧壁材料层；
[0017] 步骤S1022 :刻蚀去除所述第一侧壁材料层除位于所述凹槽相对的两个内壁位置 处的部分之外的部分，以形成所述栅极第一侧壁。
[0018] 其中，所述步骤S103包括：
[0019] 步骤S1031 :在所述凹槽的底部区域形成栅氧化层；
[0020] 步骤S1032 :形成覆盖所述栅氧化层且高于所述栅极第一侧壁的第一栅极材料 层；
[0021] 步骤S1033 :通过化学机械抛光去除所述第一栅极材料层高于所述栅极第一侧壁 的部分，以形成所述栅极第一部分。
[0022] 其中，在所述步骤S103和S104之间还包括如下步骤：
[0023] 去除所述硬掩膜层；
[0024] 进行轻掺杂处理以在所述半导体衬底位于所述栅极第一部分两侧的区域形成轻 惨杂区。
[0025] 其中，在所述步骤S104中，所述栅极第二部分覆盖所述栅极第一部分和所述栅极 第一侧壁。
[0026] 其中，在所述步骤S104中，所述栅极第二部分覆盖所述栅极第一部分、所述栅极 第一侧壁以及所述隔离材料层临近所述栅极第一侧壁的部分，所述栅极呈"T"形。
[0027] 其中，在所述步骤S104之后还包括步骤S105:在所述栅极第二部分的两侧形成栅 极第二侧壁。
[0028] 其中，在所述步骤S105之后还包括步骤S106 :通过离子注入在所述半导体衬底位 于所述栅极两侧的区域形成源极和漏极。
[0029] 其中，所述栅极第一部分和所述栅极第二部分的材料均为多晶硅。
[0030] 本发明再一方面提供一种半导体器件，包括半导体衬底、位于所述半导体衬底内 的栅氧化层、位于所述栅氧化层之上的栅极、位于所述栅极两侧的源极和漏极、以及栅极第 一侧壁；其中，所述栅极包括栅极第一部分和位于所述栅极第一部分之上的栅极第二部分， 所述栅极第一部分的至少一部分嵌入所述半导体衬底；所述栅极第一侧壁覆盖所述栅极第 一部分的两侧且至少一部分嵌入所述半导体衬底。
[0031] 其中，所述栅极第二部分位于所述半导体衬底的上表面的上方。
[0032] 其中，所述栅极第二部分覆盖所述栅极第一部分和所述栅极第一侧壁。
[0033] 其中，所述半导体器件还包括位于所述半导体衬底上方且与所述栅极第一侧壁相 邻接的隔离材料层，并且，所述栅极第二部分覆盖所述栅极第一部分、所述栅极第一侧壁以 及所述隔离材料层临近所述栅极第一侧壁的部分，所述栅极呈"T"形。
[0034] 其中，所述栅极第一部分与所述栅极第二部分的材料为多晶硅。
[0035] 其中，所述半导体器件还包括位于所述栅极第二部分两侧的栅极第二侧壁。
[0036] 本发明的半导体器件的制造方法，由于形成的栅极的一部分嵌入了半导体衬底， 缩小了栅极顶端到有源区的高度差，因此，可以增大后续刻蚀形成共享接触孔时的工艺窗 口，在一定程度上避免共享接触孔下方的栅极侧壁被不当刻蚀，进而在一定程度上避免引 起漏电流。本发明的半导体器件，栅极的一部分嵌入了半导体衬底，同样具有上述优点。

【专利附图】

【附图说明】
[0037] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0038] 附图中：
[0039] 图1至12为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的 示意性剖面图；
[0040] 其中，图12为本发明实施例二的半导体器件的结构的示意性剖面图；
[0041] 图13为本发明实施例一的半导体器件的制造方法的示意性流程图。

【具体实施方式】
[0042] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0043] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。
[0044] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0045] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0046] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。 [0047] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明提出的半导体器件的制造方法。本发明的较佳实施例详细描述如下，然而除了 这些详细描述外，本发明还可以具有其他实施方式。
[0048] 实施例一
[0049] 下面，参照图1至12以及图13来描述本发明实施例的半导体器件的制造方法。其 中，图1至12为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意性剖 面图，图13为本发明实施例的半导体器件的制造方法的示意性流程图。
[0050] 本发明实施例的半导体器件的制造方法，一般包括如下步骤：
[0051] 步骤A1、提供半导体衬底100,在半导体衬底100上依次形成隔离材料层101和硬 掩膜层102。形成的图形，如图1所示。
[0052] 示例性的，隔离材料层101的材料为氧化硅，硬掩膜层102的材料为氮化硅。形成 隔离材料层101和硬掩膜层102的方法，均可以为化学气相沉积法或物理气相沉积法等。
[0053] 具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘 体上硅（SOI)、绝缘体上层叠硅（SS0I)、绝缘体上层叠锗化硅（S-SiGeOI)、绝缘体上锗化硅 (SiGeOI)以及绝缘体上锗（GeOI)等。在本发明实施例中优选绝缘体上硅（SOI)。
[0054] 作为优选，还可以在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔 离（STI)结构或者局部氧化硅（L0C0S)隔离结构。在本发明中优选形成浅沟槽隔离，所述 半导体衬底中还形成有各种阱（well)结构及衬底表面的沟道层。一般来说，形成阱（well) 结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离 子注入的深度泛围较广，同时需达到大于隔离结构的深度。
[0055] 步骤A2、对硬掩膜层102、隔离材料层101和半导体衬底100进行刻蚀，在拟形成 栅极的位置形成凹槽103。形成的图形，如图2所示。
[0056] 其中，凹槽103贯穿硬掩膜层102和隔离材料层101并延伸入半导体衬底100。
[0057] 对硬掩膜层102、隔离材料层101和半导体衬底100进行刻蚀时，所采用的刻蚀方 法可以为干法刻蚀、湿法刻蚀或二者的组合，具体根据实际需要进行选择，在此并不进行限 定。
[0058] 步骤A3、在凹槽103相对的两个内壁上形成栅极第一侧壁（S卩，栅极底部侧壁） 1051和1052,形成图形如图4所示。
[0059] 其中，栅极第一侧壁1051和1052的作用是作为最终形成栅极的一部分侧壁。
[0060] 形成栅极第一侧壁1051和1052的方法，可以采用各种可行的方案来实现。示例 性的，在本实施例中，形成栅极第一侧壁1051和1052的方法包括如下步骤：
[0061] 步骤A31、形成覆盖硬掩膜层102和凹槽103的第一侧壁材料层1050,形成的图形 如图3所示。
[0062] 其中，覆盖凹槽103是指第一侧壁材料层1050覆盖了凹槽103的底面以及侧壁。 第一侧壁材料层1050的材料，可以为氧化硅或其他合适的材料。形成第一侧壁材料层1050 的方法，可以为化学气相沉积法或物理气相沉积法以及其他合适的方法。
[0063] 步骤A32、对第一侧壁材料层1050进行刻蚀，保留第一侧壁材料层1050位于凹槽 103相对的两个内壁位置处的部分，作为栅极第一侧壁1051和1052。形成的图形，如图4 所示。
[0064] 步骤A4、在栅极第一侧壁1051和1052之间的区域内形成栅氧化层106和位于栅 氧化层106之上的栅极第一部分1071 (S卩，栅极底部部分)。形成的图形，如图6所示。
[0065] 示例性的，步骤A4可以包括如下步骤：
[0066] 步骤A41、在栅极第一侧壁1051和1052之间的区域内形成栅氧化层106。
[0067] 其中，形成栅氧化层106的方法，可以采用现有技术中的各种方法，例如热氧化法 等。
[0068] 步骤A42、形成覆盖硬掩膜层102、栅极第一侧壁1051和1052、以及栅氧化层106 的第一栅极材料层10710,其中，第一栅极材料层10710高于栅极第一侧壁1051和1052。形 成的图形，如图5所示。
[0069] 其中，第一栅极材料层10710的材料，可以为现有技术中各种适合作为栅极的材 料，比如金属、多晶硅等。形成第一栅极材料层10710的方法，可以为沉积法、电镀法或其他 合适的方法。优选的，在本实施例中，第一栅极材料层10710的材料为多晶娃，形成第一栅 极材料层10710的方法为沉积法。
[0070] 步骤A43、对第一栅极材料层10710进行CMP (化学机械抛光）去除其高于栅极第 一侧壁1051和1052的部分，形成栅极第一部分1071。形成的图形，如图6所示。当然，在 CMP的过程中，第一侧壁1051和1052的顶端也可以被去除一部分，此处并不进行限定。
[0071] 在本发明实施例中，还可以采用其他方法形成栅极第一部分1071，并且，形成的栅 极第一部分1071也可以完全嵌入半导体衬底100。对于形成栅极第一部分1071的方法以 及栅极第一部分1071嵌入半导体衬底100的深度，本实施例并不进行限定。
[0072] 步骤A5、去除硬掩膜层102,如图7所示。然后，对半导体衬底100进行轻掺杂 (LDD)处理。经过轻掺杂处理，在半导体衬底100位于栅极第一部分1071两侧的区域形成 了轻掺杂区108,如图8所示。
[0073] 在轻掺杂处理的过程中，栅极第一侧壁1051和1052所起的作用与传统的半导体 轻掺杂工艺中偏移侧壁所起的作用相同，此处不再赘述。需要解释的是，在图8中，"向下的 箭头"仅用于示意LDD处理，并非半导体器件本身的结构组成部分。
[0074] 步骤A6、在栅极第一部分1071的上方形成栅极第二部分1072,所述栅极第二部分 1072和栅极第一部分1071构成半导体器件的栅极107,如图10所示。显然，栅极第二部分 1072与栅极第一部分1071紧密接触。
[0075] 优选的，栅极第二部分1072覆盖栅极第一部分1071以及栅极第一侧壁1051、 1052。即，栅极第二部分1072的宽度大于栅极第一部分1071。这一结构至少具有如下优点 ： 在后续形成接触孔(包括共享接触孔）时，保证栅极与接触孔（Via)中的导电插塞（Plug)有 更大的接触面积，形成良好的电接触。即，保证在形成接触孔时具有更大的工艺窗口。
[0076] 在本实施例中，栅极第二部分1072的材料，可以为金属或多晶硅等，在此并不进 行限定。其中，栅极第二部分1072的材料，可以与栅极第一部分1071相同，也可以与栅极 第一部分1071不同。示例性的，栅极第二部分1072的材料与栅极第一部分1071相同，且 材料为多晶娃。
[0077] 形成栅极第二部分1072的方法，可以采用各种可行的方法，在此并不进行限定。 示例性的，形成栅极第二部分1072的方法包括如下步骤：
[0078] 步骤A61、形成覆盖隔离材料层101、栅极第一侧壁1051和1052、以及栅极第一部 分1071的第二栅极材料层10720。形成的图形，如图9所示。
[0079] 步骤A62、对第二栅极材料层10720进行刻蚀，形成位于栅极第一部分1071之上的 栅极第二部分1072。形成的图形，如图10所示。
[0080] 其中，优选的，栅极第二部分1072覆盖栅极第一部分1071、栅极第一侧壁1051和 1052以及隔离材料层101临近所述栅极第一侧壁1051和1052的部分，栅极107整体上呈 "T"形，如图10所示。此时栅极的顶部面积更大，可以保证在形成接触孔时具有更大的工 艺窗口。当然，栅极第二部分1072也可以仅覆盖栅极第一部分1071和所述栅极第一侧壁 1051和1052,或者仅覆盖栅极第一部分1071，此时隔离材料层101可以省略。在本发明实 施例中，隔离材料层101的主要作用在于隔离栅极第二部分1072与有源区，防止二者发生 接触，当栅极第二部分1072仅覆盖栅极第一部分1071和栅极第一侧壁1051和1052,或者 仅覆盖栅极第一部分1071时，隔离材料层101自然可以省略。
[0081] 步骤A7、在栅极第二部分1072的两侧形成栅极第二侧壁1091和1092,如图11所 /_J、i 〇
[0082] 其中，栅极第二侧壁1091和1092的材料可以为氮化硅或其他合适的材料。形成 栅极第二侧壁1091和1092的方法，可以采用各种可行的方法实现，在此并不进行限定。
[0083] 在本发明实施例中，由于形成的栅极107的一部分(主要指栅极第一部分1071)嵌 入了半导体衬底1〇〇 (即，沟道区域位于半导体衬底1〇〇的上表面之下)，缩小了栅极107的 顶端到有源区（即半导体衬底100)的高度差，因此，可以增大后续刻蚀形成共享接触孔时的 工艺窗口，在一定程度上避免共享接触孔下方的栅极侧壁(具体地，本实施例为栅极第二侧 壁及栅极第一侧壁）被部分甚至完全刻蚀掉，进而在一定程度上避免引起漏电流。
[0084] 步骤A8、形成源极1101和漏极1102,如图12所示。
[0085] 其中，形成源极1101和漏极1102的方法可以为：对半导体衬底100进行离子注 入，以在半导体衬底100位于栅极107两侧的部分形成源极1101和漏极1102。当然，也可 以采用其他方法形成源极和漏极。
[0086] 优选的，在进行离子注入时，相对现有技术，加深离子注入的深度，使得形成的源 极1101和漏极1102在半导体衬底100中处于更深的位置，S卩，形成的源极1101和漏极1102 比现有技术中的常规方案在半导体衬底100中的位置更深。这一方案由于保证了后续形成 的接触孔距源极和漏极的距离较远(相对现有技术)，因而可以进一步增大后续刻蚀形成共 享接触孔时的工艺窗口，在一定程度上避免引起漏电流。
[0087] 至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的简要介绍。本 发明实施例的半导体器件的制造方法，在步骤A8之后，还可以包括：形成层间介电层的步 骤，形成共享接触孔的步骤，以及形成金属层的步骤等，在此不再一一赘述。需要解释的是， 上述步骤A1至A8仅为本发明的半导体器件的制造方法的示例性步骤，本发明实施例的实 现方案并不以此为限。例如，本发明实施例也可以不采用上述步骤A1和A2描述的方式在 半导体衬底100上形成凹槽，而是采用在半导体衬底100上直接以光刻胶作为掩膜进行刻 蚀的方式或其他合适的方式形成凹槽。当然，后续步骤应根据需要相应进行调整。
[0088] 本发明实施例的半导体器件的制造方法，由于形成的栅极的一部分嵌入了半导体 衬底，缩小了栅极顶端到有源区（即半导体衬底）的高度差，因此，可以增大后续刻蚀形成共 享接触孔时的工艺窗口，在一定程度上避免共享接触孔下方的栅极侧壁(具体地，本实施例 为栅极第二侧壁及栅极第一侧壁）被部分甚至完全刻蚀掉，进而在一定程度上避免引起漏 电流。进一步的，在进行离子注入形成源极和漏极时，由于形成的源极和漏极在半导体衬底 中相对现有技术处于更深的位置，进一步增大了后续刻蚀形成共享接触孔时的工艺窗口， 在一定程度上避免引起漏电流。
[0089] 参照图13,其示出了本发明提出的半导体器件的制造方法中的一种典型方法的流 程图。
[0090] 步骤S101 :提供半导体衬底，在所述半导体衬底中形成凹槽；
[0091] 步骤S102 :在所述凹槽的相对的两个内壁上形成栅极第一侧壁；
[0092] 步骤S103 :在所述凹槽的底部区域形成栅氧化层，并在所述栅氧化层之上形成栅 极第一部分，其中所述栅极第一部分的至少一部分位于所述凹槽内；
[0093] 步骤S104 :在所述栅极第一部分之上形成栅极第二部分，其中所述栅极第二部分 和所述栅极第一部分构成所述半导体器件的栅极。
[0094] 实施例二
[0095] 本发明实施例提供一种半导体器件，可以采用上述实施例一所述的半导体器件的 制造方法进行制造。
[0096] 如图12所示，本发明实施例的半导体器件，包括半导体衬底100、位于半导体衬底 内的栅氧化层106、位于栅氧化层106之上的栅极107、以及位于栅极107两侧的源极1101 和漏极1102 ;其中，栅极107包括栅极第一部分1071和位于栅极第一部分1071之上的栅极 第二部分1072,栅极第一部分1071的一部分嵌入半导体衬底100内；并且，所述半导体器 件还包括覆盖栅极第一部分1071两侧的栅极第一侧壁1051和1052。其中，栅极第一侧壁 1051和1052的作用之一在于隔离栅极第一部分1071与有源区。实际上，图12仅为示意 之用，本发明实施例的半导体器件还可以包括栅极第一部分1071全部嵌入半导体衬底100 内的情况。也就是说，在本实施例中，栅极第一部分1071至少一部分嵌入半导体衬底100。 也就是说，在本实施例中的半导体器件的沟道区域位于半导体衬底的上表面之下。
[0097] 进一步的，栅极第二部分1072位于所述半导体衬底100的上表面的上方，即栅极 第二部分1072的下表面不低于所述半导体衬底100的上表面。
[0098] 进一步的，源极1101和漏极1102在半导体衬底100中的位置比现有技术的常规 方案中源极和漏极在半导体衬底中的位置更深。源极1101和漏极1102通过加深离子注入 的深度形成。
[0099] 其中，该半导体器件还包括位于栅极第二部分1072两侧的栅极第二侧壁1091和 1092。优选的，栅极第二部分1072覆盖栅极第一部分1071以及栅极第一侧壁1051、1052。 其优点在于：在后续形成接触孔(包括共享接触孔)时，可以保证栅极与接触孔（Via)中的导 电插塞（Plug)有更大的接触面积，形成良好的电接触。
[0100] 进一步的，半导体器件还包括位于半导体衬底100上方且与所述栅极第一侧壁 1051和1052相邻接的隔离材料层101，其中，所述栅极第二部分1072覆盖所述栅极第一部 分1071、所述栅极第一侧壁1051和1052以及所述隔离材料层101临近所述栅极第一侧壁 的部分，所述栅极呈"T"形。其中，隔离材料层101的作用之一在于隔离栅极第二部分1072 与有源区；此外，隔离材料层101还可以起到支撑栅极第二侧壁1091和1092的作用。当 然，隔离材料层101并非必然如图12所示的覆盖除栅极之外的整个半导体衬底100,其覆盖 范围可以根据实际需要进行设定；例如，隔离材料层101可以仅位于栅极第二侧壁1091和 1092的下方。
[0101] 当然，本发明实施例的半导体器件，还可以包括位于栅极第二侧壁1091和1092外 侧且位于隔离材料层101上方（当省略隔离材料层101时，位于半导体衬底101上方）的层 间介电层，以及位于栅极107和有源区的上方的共享接触孔等，其具体结构可以参考现有 技术中的共享接触孔，此处不再赘述。
[0102] 关于本实施例的半导体器件的具体结构以及其各组成部分（比如栅氧化层、栅极 第一部分、栅极第二部分、栅极第一侧壁、栅极第二侧壁以及隔离材料层等）的材料等，可以 参照上述实施例一进行设定，此处不再一一赘述。
[0103] 本发明实施例的半导体器件，由于栅极的一部分嵌入了半导体衬底，缩小了栅极 顶端到有源区（即半导体衬底）的高度差，因此，可以增大刻蚀形成共享接触孔时的工艺窗 口，在一定程度上避免共享接触孔下方的栅极侧壁被不当刻蚀，进而在一定程度上避免引 起漏电流。并且，进一步的，由于形成的源极和漏极在半导体衬底中相对现有技术处于更深 的位置，可以进一步增大刻蚀形成共享接触孔时的工艺窗口，在一定程度上避免引起漏电 流。
[0104] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤S101 :提供半导体衬底，在所述半导体衬底中形成凹槽； 步骤S102 :在所述凹槽的相对的两个内壁上形成栅极第一侧壁； 步骤S103 :在所述凹槽的底部区域形成栅氧化层，并在所述栅氧化层之上形成栅极第 一部分，其中所述栅极第一部分的至少一部分位于所述凹槽内； 步骤S104 :在所述栅极第一部分之上形成栅极第二部分，其中所述栅极第二部分和所 述栅极第一部分构成所述半导体器件的栅极。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S101包括： 步骤S1011 :提供半导体衬底，在所述半导体衬底上依次形成隔离材料层和硬掩膜层； 步骤S1012 :对所述硬掩膜层、所述隔离材料层和所述半导体衬底进行刻蚀，在拟形成 栅极的位置形成所述凹槽。
3. 如权利要求2所述的半导体器件的制造方法，其特征在于，所述隔离材料层的材料 为氧化硅，所述硬掩膜层的材料为氮化硅。
4. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括： 步骤S1021 :形成覆盖所述凹槽的第一侧壁材料层； 步骤S1022 :刻蚀去除所述第一侧壁材料层除位于所述凹槽相对的两个内壁位置处的 部分之外的部分，以形成所述栅极第一侧壁。
5. 如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括： 步骤S1031 :在所述凹槽的底部区域形成栅氧化层； 步骤S1032 :形成覆盖所述栅氧化层且高于所述栅极第一侧壁的第一栅极材料层； 步骤S1033 :通过化学机械抛光去除所述第一栅极材料层高于所述栅极第一侧壁的部 分，以形成所述栅极第一部分。
6. 如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S103和S104 之间还包括如下步骤： 去除所述硬掩膜层； 进行轻掺杂处理以在所述半导体衬底位于所述栅极第一部分两侧的区域形成轻掺杂 区。
7. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述 栅极第二部分覆盖所述栅极第一部分和所述栅极第一侧壁。
8. 如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述 栅极第二部分覆盖所述栅极第一部分、所述栅极第一侧壁以及所述隔离材料层临近所述栅 极第一侧壁的部分，所述栅极呈"T"形。
9. 如权利要求1至8任一项所述的半导体器件的制造方法，其特征在于，在所述步骤 S104之后还包括步骤S105 :在所述栅极第二部分的两侧形成栅极第二侧壁。
10. 如权利要求9所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还 包括步骤S106 :通过离子注入在所述半导体衬底位于所述栅极两侧的区域形成源极和漏 极。
11. 如权利要求1至8任一项所述的半导体器件的制造方法，其特征在于，所述栅极第 一部分和所述栅极第二部分的材料均为多晶硅。
12. -种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底内的栅氧化 层、位于所述栅氧化层之上的栅极、位于所述栅极两侧的源极和漏极、以及栅极第一侧壁； 其中， 所述栅极包括栅极第一部分和位于所述栅极第一部分之上的栅极第二部分，所述栅极 第一部分的至少一部分嵌入所述半导体衬底； 所述栅极第一侧壁覆盖所述栅极第一部分的两侧且至少一部分嵌入所述半导体衬底。
13. 如权利要求12所述的半导体器件，其特征在于，所述栅极第二部分位于所述半导 体衬底的上表面的上方。
14. 如权利要求12所述的半导体器件，其特征在于，所述栅极第二部分覆盖所述栅极 第一部分和所述栅极第一侧壁。
15. 如权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括位于所述 半导体衬底上方且与所述栅极第一侧壁相邻接的隔离材料层，其中，所述栅极第二部分覆 盖所述栅极第一部分、所述栅极第一侧壁以及所述隔离材料层临近所述栅极第一侧壁的部 分，所述栅极呈"T"形。
16. 如权利要求12所述的半导体器件，其特征在于，所述栅极第一部分与所述栅极第 二部分的材料为多晶硅。
17. 如权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括位于所述 栅极第二部分两侧的栅极第二侧壁。
【文档编号】H01L29/423GK104143504SQ201310163051
【公开日】2014年11月12日 申请日期:2013年5月6日 优先权日:2013年5月6日
【发明者】刘金华 申请人:中芯国际集成电路制造(上海)有限公司