一种同步刻蚀浮栅的制作工艺的利记博彩app
【专利摘要】本发明提供了一种同步刻蚀浮栅的制作工艺，包括：在工作区上依次氧化生成隧道氧化层和沉积多晶硅并掺杂；在所述掺杂的多晶硅上沉积保护层；按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟；在所述浅绝缘沟表面沉积第一氧化物薄膜；高温氧化所述第一氧化物薄膜形成第二氧化物薄膜；在所述浅绝缘沟中填入氧化物；采用化学机械平坦化去除所述浅绝缘沟中超出所述保护层的氧化物；去除所述保护层；按照第二预设图模刻蚀所述氧化物。本发明用以化优设计工艺，简化制作过程，节约制作成本。
【专利说明】一种同步刻蚀淳栅的制作工艺
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别是涉及一种同步刻蚀浮栅的制作工艺。
【背景技术】
[0002] 先前的和现在的N0R型闪存（NOR Flash)都是用自对准浮栅制作工艺 (Self-align Poly Process)来制作浮栅（Floating Gate),这种自对准浮栅制作工艺的方 法工艺有三大缺点：
[0003] 第一，在自对准浮栅制作工艺中需要采用化学机械平坦化磨掉一定量的多晶硅 (Poly CMP)这一制作工艺，使得浮栅多晶娃（Floating gate poly)浅绝缘沟氧化物（STI Oxide)露出来，从而自对准形成浮栅。Poly CMP这一制作工艺是一个晶圆中心到边缘厚 度的平整度不能很好控制的工艺，如果晶圆中心（wafer center)的浮栅高度和晶圆边缘 (wafer edge)的不一样，制成的闪存单元（Flash Cell)的电性特点就有偏差，影响到产品 的质量和电性特点的一致性。
[0004] 第二，参照图1所示的一种自对准工艺制作的浮栅的结构示意图，采用自对准浮 栅制作工艺做成的浮栅是要探出工作区（Active Area，简称AA)，即一个较大的浮栅会放在 较小的工作区上面，这样必然会造成较大浮栅的某些边缘部分是没有下面的工作区支撑， 这样隧道氧化层（Tunnel oxide)在工作区的中心正常，但是在由于隧道氧化层在超出工作 区范围的圆角部分会变薄，这样对工作区圆角的要求就更严，不然就容易有漏电发生。
[0005] 第三，同样参照图1，采用自对准浮栅制作工艺做成的浮栅和浅绝缘沟（STI)的交 界面，接下来进行存储单元开放刻蚀（Cell Open Etch)要拿掉一部分浅绝缘沟中的氧化物 (STI Oxide)，但是口小洞大的结构对后来进行单元开放刻蚀的工艺会造成了一定的难度。
[0006] 因此，本领域技术人员迫切需要解决的问题之一在于，提出一种同步刻蚀浮栅的 制作工艺，用以优化设计工艺，简化制作过程，节约制作成本。
【发明内容】
[0007] 本发明所要解决的技术问题是提供一种同步刻蚀浮栅的制作工艺，用以化优设计 工艺，简化制作过程，节约制作成本。
[0008] 为了解决上述问题，本发明公开了一种同步刻蚀浮栅的制作工艺，包括：
[0009] 在工作区上依次氧化生成隧道氧化层和沉积多晶硅并掺杂；
[0010] 在所述掺杂的多晶硅上沉积保护层；
[0011] 按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟；
[0012] 在所述浅绝缘沟表面沉积第一氧化物薄膜；
[0013] 高温氧化所述第一氧化物薄膜形成第二氧化物薄膜；
[0014] 在所述浅绝缘沟中填入氧化物；
[0015] 采用化学机械平坦化去除所述浅绝缘沟中超出所述保护层的氧化物；
[0016] 去除所述保护层；
[0017] 按照第二预设图模刻蚀所述氧化物。
[0018] 优选地，在所述按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟的步骤之 前，以及，在所述按照第二预设图模刻蚀所述氧化物的步骤之前，还包括：
[0019] 在所述保护层依次沉积无定型碳及防反射层，并在所述无定型碳及防反射层上覆 盖光阻剂；
[0020] 在所述光阻剂上光刻预设图模。
[0021] 优选地，在所述按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟的步骤之 后，以及，在所述按照第二预设图模刻蚀所述氧化物的步骤之后，还包括：
[0022] 依次采用干法及湿法去除所述光阻剂。
[0023] 优选地，所述按照第二预设图模刻蚀所述氧化物的步骤为：
[0024] 依次采用干法及湿法按照第二预设图模刻蚀所述氧化物。
[0025] 优选地，在所述浅绝缘沟中填入氧化物的步骤之后，还包括：
[0026] 均匀分布所述氧化物；
[0027] 所述均匀分布所述氧化物的步骤包括：
[0028] 将所述氧化物的温度升高到预设温度；
[0029] 将所述氧化物的温度恢复到正常温度。
[0030] 优选地，所述沉积多晶娃并掺杂的步骤包括：
[0031] 在工作区上沉积多晶硅，并在沉积后对所述多晶硅的表面进行清洗；
[0032] 在所述多晶硅掺杂杂质。
[0033] 优选地，在所述在工作区上依次氧化生成隧道氧化层和沉积多晶硅并掺杂的步骤 之后，还包括：
[0034] 均匀分布所述掺杂的多晶硅；
[0035] 所述均匀分布所述掺杂的多晶硅的步骤包括：
[0036] 将所述掺杂的多晶硅的温度升高到预设温度；
[0037] 将所述掺杂的多晶硅的温度恢复到正常温度。
[0038] 优选地，在所述按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟的步骤之 后，还包括：
[0039] 对所述浅绝缘沟的表面进行清洗。
[0040] 优选地，所述浅绝缘沟的侧截面为上宽下窄。
[0041] 与现有技术相比，本发明包括以下优点：
[0042] 首先，通过采用浮栅与工作区一步蚀刻的方式，使得浮栅与工作区的边缘对齐，避 免了采用化学机械平坦化磨掉一定量晶硅这一制作工艺可能造成的晶圆中心到边缘厚度 不均匀的问题，优化了浮栅的制作工艺。其次，由于采用浮栅与工作区一步蚀刻的方式刻蚀 浮栅，且刻蚀出的浅绝缘沟的剖面结构为上宽下窄，容易进行接下来的对存储单元开放刻 蚀。再次，由于本发明采用优良的工艺制作顺序，使得生产过程更简单，简化了制作过程，节 约了制作成本。
【专利附图】
【附图说明】
[0043] 图1是一种自对准工艺制作的浮栅的结构示意图；
[0044] 图2是本发明的一种同步刻蚀浮栅的制作工艺实施例的步骤流程图；
[0045] 图3是本发明的一种浮栅的制作工艺1-5的剖面图；
[0046] 图4是本发明的一种浮栅的制作工艺6-11的剖面图；
[0047] 图5是本发明的一种浮栅的制作工艺12-13的剖面图；
[0048] 图6是本发明的一种浮栅的制作工艺14的剖面图；
[0049] 图7是本发明的一种浮栅的制作工艺15-16的剖面图；
[0050] 图8是本发明的一种浮栅的制作工艺17的剖面图；
[0051] 图9是本发明的一种浮栅的制作工艺18的剖面图；
[0052] 图10是本发明的一种浮栅的制作工艺19-23的剖面图。
【具体实施方式】
[0053] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实 施方式对本发明作进一步详细的说明。
[0054] 本发明实施例的核心构思之一在于，采用优良的工艺制作顺序，并通过采用浮栅 与工作区一步蚀刻的方式，使得浮栅与工作区的边缘对齐，避免了采用多化学机械平坦化 磨掉一定量晶硅这一制作工艺可能造成的晶圆中心到边缘厚度不均匀的问题，优化了浮栅 的制作工艺。
[0055] 参照图2,示出了本发明的一种同步刻蚀浮栅的制作工艺实施例的步骤流程图，具 体可以包括如下步骤：
[0056] 步骤101，在工作区上依次氧化生成隧道氧化层和沉积多晶硅并掺杂；
[0057] 在本发明的一种优选实施例中，在工作区上依次氧化生成隧道氧化层和沉积多晶 硅及掺杂的步骤具体可以包括如下子步骤：
[0058] 子步骤S11，在工作区上氧化生成隧道氧化层和沉积多晶硅，并在沉积后对所述多 晶硅的表面进行清洗；
[0059] 子步骤S12,在所述多晶硅掺杂杂质。
[0060] 在本发明的一种优选实施例中，在步骤101之后，还可以包括如下步骤：
[0061] 均匀分布所述掺杂的多晶硅；
[0062] 其中，所述均匀分布所述掺杂的多晶硅的步骤可以包括如下子步骤：
[0063] 子步骤S21，将所述掺杂的多晶硅的温度升高到预设温度；
[0064] 子步骤S21，将所述掺杂的多晶硅的温度恢复到正常温度。
[0065] 步骤102,在所述掺杂的多晶硅上沉积保护层；
[0066] 参照图3所示的一种浮栅的制作工艺1-5的剖面图，首先在工作区上依次氧化生 成隧道氧化层（Tunnel oxide)和沉积多晶硅（FG P0LY)并掺杂，其中，掺杂后的多晶硅具 有较好导电性，并且接着在掺杂的多晶硅上沉积保护层（FG HM)，可用以保护多晶硅。较佳 地，在沉积多晶硅后，还可以对沉积后的多晶硅表面进行清洗，移除脏污，避免影响制作的 浮栅的电特性，然后可以接着在多晶硅掺杂杂质。
[0067] 当沉积多晶硅及掺杂之后，可以将该掺杂的多晶硅升高到某一预设温度，使得杂 质在多晶硅中能够均匀分布。在温度升高一段时间后，将掺杂的多晶硅的温度恢复到正常 温度。
[0068] 步骤103,按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟；
[0069] 在本发明的一种优选实施例中，在所述步骤103之前，还可以包括如下步骤：
[0070] 在所述保护层依次沉积无定型碳及防反射层，并在所述无定型碳及防反射层上覆 盖光阻剂；
[0071] 在所述光阻剂上光刻预设图模。
[0072] 在本发明的一种优选实施例中，在所述步骤103之后，还可以包括如下步骤：
[0073] 依次采用干法及湿法去除所述光阻剂。
[0074] 参照图4所示的一种浮栅的制作工艺6-11的剖面图，在已经沉积多晶硅并掺杂， 以及沉积了保护层的基础上，依次沉积无定型碳及防反射层，并且再覆盖一层光阻剂，在光 阻剂上光刻第一预设图模，然后可以按照第一预设图模刻蚀所述多晶硅形成浅绝缘沟，当 刻蚀完成之后，依次采用干法及湿法去除所述光阻剂。较佳地，刻蚀形成的浅绝缘沟的侧截 面为上宽下窄，有利于在后续的工艺中对氧化物的填充及对氧化物的刻蚀。
[0075] 步骤104,在所述浅绝缘沟表面沉积第一氧化物薄膜；
[0076] 参照图5所示本发明的一种浮栅的制作工艺12-13的剖面图，当刻蚀形成浅绝缘 沟后，较佳地，还可以对浅绝缘沟的表面进行清洗，移除脏污后在该浅绝缘沟表面沉积第一 氧化物薄膜（HARP)，以提高所制作浮栅的稳定性。
[0077] 步骤105,高温氧化所述第一氧化物薄膜形成第二氧化物薄膜；
[0078] 参照图6所示的本发明的一种浮栅的制作工艺14的剖面图，对于已经浅绝缘沟表 面沉积在的第一氧化物薄膜，可以对其进行高温氧化，形成第二氧化物薄膜。较佳地，在进 行高温氧化的过程中，可以去除氧化物薄膜的毛躁，稳定制作的浮栅的电特性。
[0079] 步骤106,在所述浅绝缘沟中填入氧化物；
[0080] 在本发明的一种优选实施例中，在所述步骤106之后，还可以包括如下步骤：
[0081] 均匀分布所述氧化物；
[0082] 所述均匀分布所述氧化物的步骤可以包括如下子步骤：
[0083] 将所述氧化物的温度升高到预设温度；
[0084] 将所述氧化物的温度恢复到正常温度。
[0085] 参照图7所示的本发明的一种浮栅的制作工艺15-16的剖面图，在形成第二氧化 物薄膜的浅绝缘沟上填入氧化物（HARP)。填入氧化物后，还可以针对该氧化物将其升高到 某一预设温度，使得氧化物能够均匀分布。在温度升高一段时间后，将氧化物的温度恢复到 正常温度。
[0086] 步骤107,采用化学机械平坦化去除所述浅绝缘沟中超出所述保护层的氧化物；
[0087] 参照图8所示的本发明的一种浮栅的制作工艺17的剖面图，在实际中，填入的氧 化物可能会超出其需要填充的部分，因此，在填入氧化物之后，可以采用化学机械平坦化去 除浅绝缘沟中超出所述保护层的氧化物。
[0088] 步骤108,去除所述保护层；
[0089] 参照图9所示的本发明的一种浮栅的制作工艺18的剖面图，当去除浅绝缘沟中超 出所述保护层的氧化物后，移除掉该保护层。
[0090] 步骤109,按照第二预设图模刻蚀所述氧化物。
[0091] 在本发明的一种优选实施例中，所述步骤109可以包括如下子步骤：
[0092] 子步骤S61，依次采用干法及湿法按照第二预设图模刻蚀所述氧化物。
[0093] 在本发明的一种优选实施例中，在所述步骤109之前，还可以包括如下步骤：
[0094] 在所述保护层依次沉积无定型碳及防反射层，并在所述无定型碳及防反射层上覆 盖光阻剂；
[0095] 在所述光阻剂上光刻预设图模。
[0096] 参照图10所示的本发明的一种浮栅的制作工艺19-23的剖面图，当去除浅绝缘沟 中超出所述保护层的氧化物后并移除掉该保护层后，在无定型碳及防反射层上覆盖一层光 阻剂，并光阻剂上光刻第二预设图模，然后按照依次采用干法及湿法按照预设图模刻蚀所 述氧化物。
[0097] 为了使本领域技术人员进一步了解本发明实施例，下面通过一个具体的示例来说 明本发明制作浮栅的工艺流程，具体的步骤如下所示：
[0098] l.FG P0LY1 DEP (浮栅多晶硅沉积）；
[0099] 2. FG P0LY1 DEP SCRUBBER (浮栅多晶硅沉积后清洗）；
[0100] 3.FG P0LY1 MP (浮栅多晶硅掺杂）；
[0101] 4.FG P0LY1 MP ANNEAL(浮栅多晶硅掺杂退火，其中，退火为将多晶硅及掺杂升 高到某一温度一段时间后，再恢复到原先的温度）；
[0102] 5.FG P0LY1 HM DEP (浮栅多晶硅保护层沉积）；
[0103] 6.FG P0LY1 AC DEP (浮栅多晶硅无定形碳沉积）；
[0104] 7.FG P0LY1 DARK DEP (浮栅多晶硅防反射层沉积）；
[0105] 8. STI PHOTO (浅绝缘沟光阻剂光刻）；
[0106] 9. STI TRENCH ETCH (浅绝缘沟蚀刻）；
[0107] 10. STI TRENCH ETCH ASHER(干法去光阻）；
[0108] 11. STI TRENCH ETCH WET STRIP (湿法去光阻）；
[0109] 12. STI PRE HARP DEP CLN(浅绝缘沟氧化物填充前清洗）；
[0110] 13. STI HARP DEP (浅绝缘沟氧化物薄膜沉积）；
[0111] 14. STI OXIDATION (浅绝缘沟高温氧化）；
[0112] 15.STI HARP DEP (浅绝缘沟氧化物填充）；
[0113] 16. RTA(退火，其中，退火为将氧化物升高到某一温度一段时间后，再恢复到原先 的温度）；
[0114] 17.STI OXIDE CMP (浅绝缘沟氧化物化学机械平坦化）；
[0115] 18. STI HM REMOVAL(浮栅保护层去除）；
[0116] 19. COPEN PHOTO(浅绝缘沟中氧化物光阻剂光刻）；
[0117] 20.C0PEN DRY ETCH (浅绝缘沟中氧化物干刻）；
[0118] 21.C0PEN WET ETCH(浅绝缘沟中氧化物湿刻）；
[0119] 22.C0PEN ASHER(干法去光阻）；
[0120] 23. COPEN WET STRIP (湿法去光阻）。
[0121] 需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组 合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申 请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书 中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本申请所必须的。
[0122] 本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与 其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
[0123] 以上对本发明所提供的一种同步刻蚀浮栅的制作工艺，进行了详细介绍，本文中 应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助 理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想， 在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本 发明的限制。
【权利要求】
1. 一种同步刻蚀浮栅的制作工艺，其特征在于，包括： 在工作区上依次氧化生成隧道氧化层和沉积多晶硅并掺杂； 在所述掺杂的多晶硅上沉积保护层； 按照第一预设图模刻蚀所述掺杂的多晶硅形成浅绝缘沟； 在所述浅绝缘沟表面沉积第一氧化物薄膜； 高温氧化所述第一氧化物薄膜形成第二氧化物薄膜； 在所述浅绝缘沟中填入氧化物； 采用化学机械平坦化去除所述浅绝缘沟中超出所述保护层的氧化物； 去除所述保护层； 按照第二预设图模刻蚀所述氧化物。
2. 根据权利要求1所述的方法，其特征在于，在所述按照第一预设图模刻蚀所述掺杂 的多晶硅形成浅绝缘沟的步骤之前，以及，在所述按照第二预设图模刻蚀所述氧化物的步 骤之前，还包括： 在所述保护层依次沉积无定型碳及防反射层，并在所述无定型碳及防反射层上覆盖光 阻剂； 在所述光阻剂上光刻预设图模。
3. 根据权利要求1或2所述的方法，其特征在于，在所述按照第一预设图模刻蚀所述掺 杂的多晶硅形成浅绝缘沟的步骤之后，以及，在所述按照第二预设图模刻蚀所述氧化物的 步骤之后，还包括： 依次采用干法及湿法去除所述光阻剂。
4. 根据权利要求1或2所述的方法，其特征在于，所述按照第二预设图模刻蚀所述氧化 物的步骤为： 依次采用干法及湿法按照第二预设图模刻蚀所述氧化物。
5. 根据权利要求1所述的方法，其特征在于，在所述浅绝缘沟中填入氧化物的步骤之 后，还包括： 均匀分布所述氧化物； 所述均匀分布所述氧化物的步骤包括： 将所述氧化物的温度升高到预设温度； 将所述氧化物的温度恢复到正常温度。
6. 根据权利要求1所述的方法，其特征在于，所述沉积多晶硅并掺杂的步骤包括： 在工作区上沉积多晶硅，并在沉积后对所述多晶硅的表面进行清洗； 在所述多晶硅掺杂杂质。
7. 根据权利要求1或6所述的方法，其特征在于，在所述在工作区上依次氧化生成隧道 氧化层和沉积多晶硅并掺杂的步骤之后，还包括： 均匀分布所述掺杂的多晶硅； 所述均匀分布所述掺杂的多晶硅的步骤包括： 将所述掺杂的多晶硅的温度升高到预设温度； 将所述掺杂的多晶硅的温度恢复到正常温度。
8. 根据权利要求1所述的方法，其特征在于，在所述按照第一预设图模刻蚀所述掺杂 的多晶硅形成浅绝缘沟的步骤之后，还包括： 对所述浅绝缘沟的表面进行清洗。
9.根据权利要求1所述的方法，其特征在于，所述浅绝缘沟的侧截面为上宽下窄。
【文档编号】H01L21/28GK104103507SQ201310129922
【公开日】2014年10月15日 申请日期:2013年4月15日 优先权日:2013年4月15日
【发明者】吴楠, 冯骏 申请人:北京兆易创新科技股份有限公司