反熔丝结构及其形成方法
【专利摘要】一种反熔丝结构及其形成方法，所述反熔丝结构包括：半导体衬底，所述半导体衬底包括反熔丝区和互连区；位于所述半导体衬底内的浅沟槽隔离结构，所述浅沟槽隔离结构将所述反熔丝区隔离成至少一个有源区；位于所述有源区全部表面的栅氧化层，所述有源区边缘位置的栅氧化层的厚度小于中间位置的栅氧化层厚度，位于所述栅氧化层表面和部分浅沟槽隔离结构表面的栅电极；位于所述半导体衬底的互连区表面的第一电极，所述第一电极与所述有源区电学连接。由于整个有源区边缘部分都会形成变薄的栅氧化层，变薄的栅氧化层的区域变大，会降低栅氧化层反熔丝进行编程的编程电压。
【专利说明】反熔丝结构及其形成方法
【技术领域】
[0001] 本发明涉及半导体技术，特别涉及一种反熔丝结构及其形成方法。
【背景技术】
[0002] 熔丝和反熔丝在当前的集成电路中广泛运用，可以选择性地将器件从电路的其他 部分连接或断开，以及提供逻辑操作。熔丝通过激活(熔解、断开等）熔丝，以中断或断开电 连接，增加电路电阻，以提供激活和未激活熔丝器件之间的逻辑差。而反熔丝与熔丝的工作 方式正好相反，反熔丝在未激活时是不导电的，而在激活(击穿、金属扩散、非晶硅变为多晶 硅等）后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电 学连接，且能提供用于进行逻辑操作的不同电阻值。
[0003] 其中，反熔丝单元的基本结构为三明治结构，包括上下电极和位于上下电极间的 反熔丝介质层。目前较为成熟的反熔丝结构主要包括：0N0 (氧化硅-氮化硅-氧化硅）电 熔丝、非晶硅反熔丝和栅氧化层反熔丝，其中，由于0N0电熔丝、非晶硅反熔丝的形成工艺 与现有的CMOS工艺不兼容，因此最流行的反熔丝结构为栅氧化层反熔丝，利用衬底、栅氧 化层和栅电极作为反熔丝的三明治结构。但由于目前栅氧化层的厚度仍旧较大，导致对栅 氧化层反熔丝进行编程的编程电压较大，需要使用高压晶体管产生编程电压。而随着半导 体工艺节点的不断下降，高压晶体管的制作也会变得越来越困难。
【发明内容】
[0004] 本发明解决的问题是提供一种反熔丝结构及其形成方法，在与现有CMOS工艺兼 容的前提下能有效地降低击穿电压。
[0005] 为解决上述问题，本发明技术方案提供了一种反熔丝结构，包括：半导体衬底，所 述半导体衬底包括反熔丝区和互连区；位于所述半导体衬底内的浅沟槽隔离结构，所述浅 沟槽隔离结构将所述反熔丝区隔离成至少一个有源区；位于所述有源区全部表面的栅氧化 层，位于所述有源区边缘位置表面的栅氧化层的厚度小于位于有源区中间位置表面的栅氧 化层厚度，位于所述栅氧化层表面和部分浅沟槽隔离结构表面的栅电极；位于所述半导体 衬底的互连区表面的第一电极，所述第一电极与所述有源区电学连接。
[0006] 可选的，所述有源区掺杂有N型或P型离子。
[0007] 可选的，所述有源区为重掺杂，掺杂浓度范围为lE18atom/cm2?lE20atom/cm 2。
[0008] 可选的，还包括，位于所述半导体衬底内的N型或P型阱区，所述N型或P型阱区 的位置至少包括反熔丝区，使得所述有源区掺杂有N型或P型离子。
[0009] 可选的，所述栅电极的材料为金属或多晶硅。
[0010] 可选的，当所述栅电极的材料为多晶硅时，所述有源区掺杂有N型或P型离子。
[0011] 可选的,所述多晶硅栅电极为重掺杂，掺杂浓度范围为lE18atom/cm2?lE20atom/ cm2。
[0012] 可选的，所述有源区的俯视图形为圆形、矩形或三角形。
[0013] 可选的，当所述有源区的俯视图形为矩形时，所述矩形的宽度为当前版图设计时 有源区宽度的最小设计尺寸。
[0014] 可选的，所述栅氧化层为利用热氧化工艺形成的氧化硅层。
[0015] 本发明技术方案还提供了一种反熔丝结构的形成方法，包括：提供半导体衬底，所 述半导体衬底包括反熔丝区和互连区；在所述半导体衬底内形成浅沟槽隔离结构，所述浅 沟槽隔离结构将所述反熔丝区隔离成至少一个有源区；在所述有源区的全部表面形成栅氧 化层，位于所述有源区边缘位置表面的栅氧化层的厚度小于位于有源区中间位置表面的栅 氧化层厚度，在所述栅氧化层和部分浅沟槽隔离结构表面形成栅电极；在所述半导体衬底 的互连区表面的第一电极。
[0016] 可选的，所述栅氧化层的形成工艺为热氧化工艺。
[0017] 可选的，所述热氧化工艺为干氧化工艺或湿氧化工艺。
[0018] 可选的，所述浅沟槽隔离结构的形成工艺为：在所述半导体衬底表面形成第一热 氧化层和氮化硅层；在所述氮化硅层表面形成图形化的第一光刻胶层，以所述图形化的光 刻胶层为掩膜，对所述氮化硅层、第一热氧化层和对应的半导体衬底进行刻蚀，形成沟槽； 在所述沟槽内形成第二热氧化层，在所述沟槽内和氮化硅层表面形成二氧化硅，使得所述 沟槽被完全填满，形成浅沟槽隔离结构；利用化学机械研磨工艺去除所述氮化硅层表面的 二氧化硅；利用湿法刻蚀工艺去除所述氮化硅层和第一热氧化层。
[0019] 可选的，当所述栅电极为多晶硅栅电极时，对所述多晶硅栅电极进行N型或P型离 子掺杂。
[0020] 可选的，还包括：在所述半导体衬底内形成N型或P型阱区，所述N型或P型阱区 至少包括反熔丝区，使得所述有源区掺杂有N型或P型离子。
[0021] 与现有技术相比，本发明具有以下优点：
[0022] 由于与浅沟槽隔离结构相接触的栅氧化层的厚度会较小，很容易被击穿，当被浅 沟槽隔离结构包围的有源区的整个表面形成栅氧化层，使得位于整个有源区边缘部分的表 面都形成所述变薄的栅氧化层，由于栅氧化层的面积越大，越容易发生击穿，因此所述变薄 的栅氧化层的区域变大，会降低栅氧化层反熔丝进行编程的编程电压。且所述栅氧化层的 形成工艺与现有的形成M0S晶体管的栅氧化层的形成工艺兼容，不会增加工艺成本。
【专利附图】
【附图说明】
[0023] 图1?图4是本发明实施例的反熔丝结构的形成过程的剖面结构示意图；
[0024] 图5?图6为本发明实施例的反熔丝结构的俯视结构示意图；
[0025] 图7为本发明实施例的反熔丝结构与利用相同工艺形成的M0S晶体管的栅氧化层 的击穿电压分布图。
【具体实施方式】
[0026] 在利用现有的CMOS工艺形成M0S晶体管的过程中，由于所形成的栅氧化层的厚度 过低容易导致击穿或漏电，因此每一个工艺节点对应的栅氧化层的厚度是有限制的，不会 无限制降低。而对于栅氧化层反熔丝，由于需要将栅氧化层进行击穿从而激活反熔丝，较厚 的栅氧化层会导致对栅氧化层反熔丝进行编程的编程电压较大，进而需要使用高压晶体管 产生编程电压。而随着半导体工艺节点的不断下降，高压晶体管的制作也会变得越来越困 难。
[0027] 为此，发明人提出了一种反熔丝结构及其形成方法，在被浅沟槽隔离结构包围的 有源区的整个表面形成栅氧化层，由于与浅沟槽隔离结构相接触的栅氧化层的厚度会变 薄，很容易被击穿，当被浅沟槽隔离结构包围的有源区的整个表面形成栅氧化层，使得整个 有源区边缘部分都形成所述变薄的栅氧化层，由于栅氧化层的面积越大，越容易发生击穿， 因此所述变薄的栅氧化层的区域变大，会降低栅氧化层反熔丝进行编程的编程电压。且所 述栅氧化层的形成工艺与现有的形成M0S晶体管的栅氧化层的形成工艺兼容，不会增加工 艺成本。
[0028] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。
[0029] 在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类 似推广。因此本发明不受下面公开的具体实施的限制。
[0030] 本发明实施例首先提供了一种反熔丝结构的形成方法，请参考图1至图6,为本发 明实施例的反熔丝结构的形成过程的结构示意图。
[0031] 具体的，请参考图1，提供半导体衬底100,所述半导体衬底100包括反熔丝区101 和互连区102。
[0032] 所述半导体衬底100为硅衬底、锗衬底、锗硅衬底、绝缘体上硅衬底、绝缘体上锗 衬底、氮化镓衬底等其中的一种。所述半导体衬底100内掺杂有N型或P型离子。所述互连 区102的表面后续用于形成第一电极，所述反熔丝区101的表面后续用于形成栅电极。在 本实施例中，所述半导体衬底100为硅衬底。
[0033] 请参考图2,在所述半导体衬底100内形成阱区110,在所述阱区110内形成浅沟 槽隔离结构105,所述浅沟槽隔离结构105将所述反熔丝区101的阱区110隔离成至少一个 有源区120。
[0034] 在本实施例中，在所述半导体衬底100内重掺杂形成N型阱区110,所掺杂的杂质 离子为As或P离子等，所述重掺杂的工艺为离子注入工艺，所述N型阱区110的掺杂浓度 范围为lE18atom/cm 2?lE20atom/cm2。由于本发明实施例的反烙丝结构的主要结构由栅 电极、有源区和位于栅电极、有源区之间的栅氧化层构成，由于所述反熔丝区101的衬底被 N型重掺杂，衬底费米势进一步减小，功函数发生改变，当后续编程正电压施加在栅电极上 时，采用更小的编程电压就能使得栅氧化层发生击穿。
[0035] 在其他实施例中，也可不在所述半导体衬底内形成阱区，直接在所述半导体衬底 内形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述反熔丝区的半导体衬底隔离成至少一 个有源区。
[0036] 在其他实施例中，当后续对所述反熔丝施加极性方向相反的编程电压（即编程正 电压施加在有源区上且栅电极接地，或者编程负电压施加在栅电极上且有源区接地)，还可 以在所述半导体衬底内重掺杂形成P型阱区，所述掺杂的杂质离子为B或In离子等，从而 采用更小的编程电压就能使得栅氧化层发生击穿。
[0037] 所述浅沟槽隔离结构105将反熔丝区101的阱区110隔离成一个个有源区120,所 述有源区120的数量至少为一个，且所述有源区120被所述浅沟槽隔离结构105所完全包 围。所述有源区120的俯视图形为圆形、矩形、三角形等，当所述有源区120的数量大于等 于2个时，所述有源区120成阵列排列。在本实施例中，所述有源区的俯视图形为长方形， 且所述长方形的宽度为当前版图设计时有源区宽度的最小设计尺寸，使得在相同面积下可 形成更多的有源区，可以使得在相同面积下有源区与浅沟槽隔离结构相接触的区域变大， 薄栅的区域更大。在其他实施例中，所述圆形、正方形、三角形等的直径或边长也可以为当 前版图设计时有源区的最小设计尺寸，可以使得在相同面积下有源区与浅沟槽隔离结构相 接触的区域变大，薄栅的区域更大。
[0038] 所述浅沟槽隔离结构105的深度可以大于所述阱区110的深度，也可以小于或等 于所述阱区110的深度，由于半导体衬底100也具有导电性，因此，即使所述有源区120被 浅沟槽隔离结构105所隔开，所述各个有源区120与半导体衬底100的互连区102也电学 连接。
[0039] 所述浅沟槽隔离结构105的具体工艺为：在所述半导体衬底100表面形成第一热 氧化层(未图示)，在所述第一热氧化层表面形成氮化硅层(未图示)，所述氮化硅层作为后 续化学机械研磨的研磨停止层；在所述氮化硅层表面形成图形化的光刻胶层(未图示)，以 所述图形化的第一光刻胶层为掩膜，对所述氮化硅层、第一热氧化层和对应的半导体衬底 进行刻蚀，形成沟槽，并去除第一光刻胶层；在所述沟槽内形成第二热氧化层，以消除刻蚀 造成的损伤，降低后续沉积形成浅沟槽隔离结构产生的应力；利用高密度等离子体化学气 相沉积工艺（HDPCVD)在所述沟槽内和氮化硅层表面形成二氧化硅，使得所述沟槽被完全填 满，形成浅沟槽隔离结构；利用化学机械研磨工艺去除所述氮化硅层表面的二氧化硅；利 用湿法刻蚀工艺去除所述氮化硅层和第一热氧化层。
[0040] 其中，在半导体衬底100表面与浅沟槽隔离结构105相接触的转角的位置，由于 形成第二热氧化层的过程中，靠近沟槽的氮化硅层中的氮会透过第一热氧化硅层进入半导 体衬底，会在靠近浅沟槽隔离结构105的位置形成湿法刻蚀难以去除的物质(包括氮氧化 硅等)，当后续在有源区表面形成第三热氧化层作为栅氧化层时，所述靠近浅沟槽隔离结构 105的位置的第三热氧化层会变薄，使得栅氧化层在靠近浅沟槽隔离结构105的位置会变 薄，从而使得栅氧化层的击穿电压会降低。
[0041] 请参考图3,在所述有源区120的全部表面形成栅氧化层130,在所述栅氧化层130 和部分浅沟槽隔离结构105表面形成栅电极140。
[0042] 形成所述栅氧化层130和栅电极140的具体工艺包括：利用热氧化工艺在所述 半导体衬底100表面形成第三热氧化层(未图示)，在所述第三热氧化层(未图示）和浅沟槽 隔离结构105表面形成栅电极材料层(未图示)，在所述栅电极材料层表面形成图形化的第 二光刻胶层，以所述图形化的第二光刻胶层为掩膜，对所述栅电极材料层和第三热氧化层 进行刻蚀，直到暴露出所述半导体衬底100的表面，所述剩余的栅电极材料层作为栅电极 140,所述剩余的第三热氧化层作为栅氧化层130,且所述栅电极140的位置对应于半导体 衬底100的反熔丝区101。
[0043] 在本实施例中，形成所述栅氧化层130的工艺为热氧化工艺，包括干氧化工艺和 湿氧化工艺。由于干氧化和湿氧化工艺利用氧气或水蒸气与半导体衬底表面的硅发生反 应，因此半导体衬底表面是否具有氮氧化硅对后续产生的栅氧化层的厚度有影响，当有源 区靠近浅沟槽隔离结构的位置形成有所述氮氧化硅时，才会导致有源区中间位置和边缘位 置的栅氧化层的厚度不均匀，所述有源区边缘位置的栅氧化层的厚度明显小于中间位置的 栅氧化层的厚度。
[0044] 所述栅电极140的材料为金属或多晶硅，在本实施例中，所述栅电极140的材料为 多晶硅。由于所述有源区120、栅氧化层130和栅电极140的形成工艺与现有技术形成M0S 晶体管的有源区、栅氧化层和栅电极的工艺相同，与现有工艺兼容，不会增加额外的工艺成 本。
[0045] 在本实施例中，由于后续对所述反熔丝结构施加编程电压时，在栅电极表面施加 较高的编程正电压，所述有源区120接地，为了降低击穿栅氧化层的编程电压，在所述多晶 硅栅电极140内重掺杂有N型杂质离子，例如As或P离子等，所述多晶硅栅电极140的掺 杂浓度范围为lE18atom/cm 2?lE20atom/cm2,使得栅极结构的功函数发生改变，当后续编 程正电压施加在栅电极上时，采用更小的编程电压就能使得栅氧化层发生击穿。
[0046] 在其他实施例中，当后续对所述反熔丝施加极性方向相反的编程电压（即编程正 电压施加在有源区上且栅电极接地，或者编程负电压施加在栅电极上且有源区接地)，为了 降低击穿栅氧化层的编程电压，在所述多晶硅栅电极140内重掺杂有P型杂质离子，例如B 或In离子等，使得栅极结构的功函数发生改变，后续采用更小的编程电压就能使得栅氧化 层发生击穿。
[0047] 在本实施例中，所述栅电极140的位置对应于半导体衬底100的反熔丝区101，使 得所述反熔丝区101内的有源区表面都形成有同一个栅电极140,使得当所述栅电极140表 面施加编程正电压时，所有的栅电极140都施加相同的电压。且所述栅电极140还覆盖有 源区120周围的部分浅沟槽隔离结构105表面，以保证有源区120与浅沟槽隔离结构105 相接触的栅氧化层都未被去除，由于有源区120与浅沟槽隔离结构105相接触的栅氧化层 的厚度较中间区域更薄，因此采用更小的编程电压就能使得栅氧化层发生击穿。
[0048] 在其他实施例中，也可以一个有源区对应一个栅电极，所述栅电极覆盖部分有源 区周围的浅沟槽隔离结构，且所述若干个栅电极之间通过金属互连结构，使得所有的栅电 极140都施加相同的电压。
[0049] 请参考图4,在所述半导体衬底100的互连区102表面形成第一电极150。所述第 一电极150为导电插塞，利用所述第一电极150将有源区120通过衬底100、阱区110与外 电路相连接。
[0050] 据此，本发明实施例还提供了一种反熔丝结构，请参考图4和图5，图5为本发明实 施例的反熔丝结构的俯视结构示意图，图4是沿图5的AA'线方向的剖面结构示意图，所述 反熔丝结构包括：半导体衬底1〇〇,所述半导体衬底1〇〇包括反熔丝区101和互连区102 ;位 于所述半导体衬底100内的阱区110,位于所述阱区110内的浅沟槽隔离结构105,所述浅 沟槽隔离结构105将所述反熔丝区101的阱区110隔离成至少一个有源区120 ;位于所述有 源区120全部表面的栅氧化层130,位于所述栅氧化层130表面和部分浅沟槽隔离结构110 表面的栅电极140 ;位于所述半导体衬底100的互连区102表面的第一电极150,所述第一 电极150与所述有源区120电学连接。
[0051] 在本实施例中，请参考图5,所述有源区120的俯视形状为长方形，所述栅电极140 完全覆盖所述有源区120的表面，使得所述有源区120与浅沟槽隔离结构105相接触的表 面都形成厚度较薄的栅氧化层130,有利于降低栅氧化层的击穿电压，降低反熔丝结构的编 程电压。且当所述有源区120的宽度为当前版图设计时有源区的最小设计尺寸，使得在相 同面积下可形成更多的有源区，可以使得在相同面积下有源区与浅沟槽隔离结构相接触的 区域变大，薄栅的区域更大。由于栅氧化层的面积越大，栅氧化层中的缺陷就越多，就越容 易在栅氧化层中形成击穿通路导致电学击穿，击穿电压就越低，因此所述薄栅的区域越大， 也就越容易造成击穿，使得击穿电压进一步降低。
[0052] 在其他实施例中，所述有源区的俯视形状还可以为圆形、矩形或三角形等，所述圆 形、矩形或三角形成矩阵排列。请参考图6,为具有正方形有源区的反熔丝结构的俯视结构 示意图。由于正方形有源区也可以形成更大的有源区与浅沟槽隔离结构相接触的区域，因 此也可以进一步的降低反熔丝结构的编程电压。
[0053] 在本实施例中，当后续对所述反熔丝结构施加编程电压时，在栅电极表面施加较 高的编程正电压，所述第一电极接地，为了降低击穿栅氧化层的编程电压，在所述有源区和 多晶硅栅电极内重掺杂有N型杂质离子，使得栅极结构的功函数发生改变，当后续编程正 电压施加在栅电极上时，采用更小的编程电压就能使得栅氧化层发生击穿。在其他实施例 中，也可以只在所述有源区或多晶硅栅电极内重掺杂有N型杂质离子，当后续编程正电压 施加在栅电极上时，采用较小的编程电压就能使得栅氧化层发生击穿。
[0054] 在其他实施例中，当后续对所述反熔丝施加极性方向相反的编程电压（即编程正 电压施加在有源区上且栅电极接地，或者编程负电压施加在栅电极上且有源区接地)，为了 降低击穿栅氧化层的编程电压，在所述有源区120和多晶硅栅电极140内重掺杂有P型杂 质离子，使得栅极结构的功函数发生改变，后续采用更小的编程电压就能使得栅氧化层发 生击穿。在其他实施例中，也可以只在所述有源区或多晶硅栅电极内重掺杂有P型杂质离 子，后续采用较小的编程电压就能使得栅氧化层发生击穿。
[0055] 请参考图7,为本发明实施例的反熔丝结构与利用相同工艺形成的M0S晶体管的 栅氧化层的击穿电压分布图。横坐标为施加在栅电极与衬底之间的电压值，纵坐标为发生 击穿的累积分布函数。其中虚线为本发明实施例的反熔丝结构的击穿电压分布线，实线为 利用相同工艺形成的M0S晶体管的栅氧化层的击穿电压分布线。从图中可以很容易看到， 利用本发明实施例的反熔丝结构可以大幅降低击穿电压。
[0056] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技 术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技 术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保 护范围。
【权利要求】
1. 一种反熔丝结构，其特征在于，包括：半导体衬底，所述半导体衬底包括反熔丝区和 互连区；位于所述半导体衬底内的浅沟槽隔离结构，所述浅沟槽隔离结构将所述反熔丝区 隔离成至少一个有源区；位于所述有源区全部表面的栅氧化层，位于所述有源区边缘位置 表面的栅氧化层的厚度小于位于有源区中间位置表面的栅氧化层厚度，位于所述栅氧化层 表面和部分浅沟槽隔离结构表面的栅电极；位于所述半导体衬底的互连区表面的第一电 极，所述第一电极与所述有源区电学连接。
2. 如权利要求1所述的反熔丝结构，其特征在于，所述有源区掺杂有N型或P型离子。
3. 如权利要求2所述的反熔丝结构，其特征在于，所述有源区为重掺杂，掺杂浓度范围 为 lE18atom/cm2 ?lE20atom/cm2。
4. 如权利要求1所述的反熔丝结构，其特征在于，还包括，位于所述半导体衬底内的N 型或P型阱区，所述N型或P型阱区的位置至少包括反熔丝区，使得所述有源区掺杂有N型 或P型离子。
5. 如权利要求1所述的反熔丝结构，其特征在于，所述栅电极的材料为金属或多晶硅。
6. 如权利要求5所述的反熔丝结构，其特征在于，当所述栅电极的材料为多晶硅时，所 述有源区掺杂有N型或P型离子。
7. 如权利要求6所述的反熔丝结构，其特征在于，所述多晶硅栅电极为重掺杂，掺杂浓 度范围为 lE18atom/cm2 ?lE20atom/cm2。
8. 如权利要求1所述的反熔丝结构，其特征在于，所述有源区的俯视图形为圆形、矩形 或三角形。
9. 如权利要求8所述的反熔丝结构，其特征在于，当所述有源区的俯视图形为矩形时， 所述矩形的宽度为当前版图设计时有源区宽度的最小设计尺寸。
10. 如权利要求1所述的反熔丝结构，其特征在于，所述栅氧化层为利用热氧化工艺形 成的氧化硅层。
11. 一种反熔丝结构的形成方法，其特征在于，包括： 提供半导体衬底，所述半导体衬底包括反熔丝区和互连区； 在所述半导体衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述反熔丝区隔离 成至少一个有源区； 在所述有源区的全部表面形成栅氧化层，位于所述有源区边缘位置表面的栅氧化层的 厚度小于位于有源区中间位置表面的栅氧化层厚度，在所述栅氧化层和部分浅沟槽隔离结 构表面形成栅电极； 在所述半导体衬底的互连区表面的第一电极。
12. 如权利要求11所述的反熔丝结构的形成方法，其特征在于，所述栅氧化层的形成 工艺为热氧化工艺。
13. 如权利要求12所述的反熔丝结构的形成方法，其特征在于，所述热氧化工艺为干 氧化工艺或湿氧化工艺。
14. 如权利要求11所述的反熔丝结构的形成方法，其特征在于，所述浅沟槽隔离结构 的形成工艺为：在所述半导体衬底表面形成第一热氧化层和氮化娃层；在所述氮化娃层表 面形成图形化的第一光刻胶层，以所述图形化的光刻胶层为掩膜，对所述氮化硅层、第一热 氧化层和对应的半导体衬底进行刻蚀，形成沟槽；在所述沟槽内形成第二热氧化层，在所述 沟槽内和氮化硅层表面形成二氧化硅，使得所述沟槽被完全填满，形成浅沟槽隔离结构；利 用化学机械研磨工艺去除所述氮化硅层表面的二氧化硅；利用湿法刻蚀工艺去除所述氮化 娃层和第一热氧化层。
15. 如权利要求11所述的反熔丝结构的形成方法，其特征在于，当所述栅电极为多晶 硅栅电极时，对所述多晶硅栅电极进行N型或P型离子掺杂。
16. 如权利要求11所述的反熔丝结构的形成方法，其特征在于，还包括：在所述半导体 衬底内形成N型或P型阱区，所述N型或P型阱区至少包括反熔丝区，使得所述有源区掺杂 有N型或P型离子。
【文档编号】H01L21/768GK104103624SQ201310124030
【公开日】2014年10月15日 申请日期:2013年4月10日 优先权日:2013年4月10日
【发明者】冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司