埋入式电阻的利记博彩app
【专利摘要】本发明公开一种埋入式电阻，其包含有一第一层间介电层、一盖层、一电阻层以及一盖膜。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。电阻层顺应覆盖沟槽，因而具有一U型的剖面结构。盖膜位于沟槽中以及电阻层上；或者，一种埋入式电阻，包含有一第一层间介电层、一盖层以及一块状电阻层。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。块状电阻层位于沟槽中。
【专利说明】埋入式电阻
【技术领域】
[0001]本发明涉及一种电阻，且特别是涉及一种埋入式电阻。
【背景技术】
[0002]半导体芯片制作工艺中，常利用多晶硅材料来形成高阻抗电阻，这种电阻可以取代作为负载(load)的晶体管(transistor)。例如在静态随机存取记忆体(static randomaccess memory, SRAM)内的晶体管可由多晶娃所形成的负载电阻取代,使SRAM内晶体管数量减少，而达到节省成本、提高集成度(integrat1n)的目的。
[0003]常见的负载电阻可大概分为多晶娃电阻(polysilicon resistor)以及扩散电阻(diffus1n resistor)两种。多晶娃电阻包含有一掺杂多晶娃层，且其阻抗可以利用多晶硅层内的掺质浓度予以调整控制。至于扩散电阻则是先利用离子布植在一半导体基底内形成一掺杂层，然后再利用热扩散的方式来活化掺杂层内的离子，以调整其阻抗。一般而言，无论是多晶硅电阻或扩散电阻，大多具有一类似三明治结构，其两侧结构定义为一低阻抗区域，用来制作内连线的接触插塞，以使电阻与其他导线产生电连接，至于被夹于两侧低阻抗区域间的高阻抗区域则为电阻的主要结构，用来提供电子元件或电路设计中需求的高阻抗。随着电子产品的多样化及微小化，应用负载电阻的电路设计也日趋复杂，而对于负载电阻所占据的体积、所形成的位置以及所能提供的高阻抗等条件也愈来愈趋严苛。
【发明内容】
[0004]本发明的目的在于提出一种埋入式电阻，其先在材料层中形成沟槽，再将电阻材料填入其中以形成具有U型剖面结构或者块状的埋入式的电阻。
[0005]为达上述目的，本发明提供一种埋入式电阻，包含有一第一层间介电层、一盖层、一电阻层以及一盖膜。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。电阻层顺应覆盖沟槽，因而具有一U型的剖面结构。盖膜位于沟槽中以及电阻层上。
[0006]本发明提供一种埋入式电阻，包含有一第一层间介电层、一盖层以及一块状电阻层。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。块状电阻层位于沟槽中。
[0007]基于上述，本发明提出一种埋入式电阻，其先在盖层等材料层中形成沟槽，再将具有U型剖面结构的电阻层或者块状电阻层形成于沟槽中，以形成埋入式的电阻。如此一来，本发明可解决形成于不同区域(例如晶体管区以及电阻区)的欲形成接触插塞的沟槽因深度差异过大而造成蚀刻不足或过蚀刻的问题；或者，形成于此些沟槽的接触插塞因长短差异太大而造成填洞不足或过填的问题；甚至在形成接触插塞后研磨层间介电层时，高度较短的接触插塞会因层间介电层的研磨而完全被移除。再者，由于本发明为埋入式电阻，故可避免现有在蚀刻电阻层以将其图案化时，造成的电阻层底层过蚀刻(undercut)的问题。
【专利附图】
【附图说明】
[0008]图1-图4是本发明一第一实施例的埋入式电阻制作工艺的剖面示意图；
[0009]图5是本发明一另一实施例的埋入式电阻制作工艺的剖面示意图；
[0010]图6-图9是本发明一第二实施例的埋入式电阻制作工艺的剖面示意图；
[0011]图10是本发明一另一实施例的埋入式电阻制作工艺的剖面示意图；
[0012]图11是本发明第一实施例的具有牺牲栅极的埋入式电阻的剖面示意图；
[0013]图12是本发明第二实施例的具有牺牲栅极的埋入式电阻的剖面示意图。
[0014]符号说明
[0015]10:绝缘结构
[0016]20、20a:缓冲层
[0017]110、110a:基底
[0018]120:第一层间介电层
[0019]130:盖层
[0020]140、140a:电阻层
[0021]140’、140a’:块状电阻层
[0022]142、142a:垂直部
[0023]150、150a:盖膜
[0024]160:第二层间介电层
[0025]A:第一区
[0026]B:第二区
[0027]Cl:插槽接触插塞
[0028]C2:接触插塞
[0029]D:源/漏极区
[0030]DG:牺牲栅极
[0031]E1、E2:蚀刻制作工艺
[0032]G:栅极
[0033]K:外延结构
[0034]M:M0S 晶体管
[0035]P1、P2:图案化光致抗蚀剂
[0036]R1、R2、R3:沟槽
[0037]T1、T2、T4、T5、T7:顶面
[0038]Τ3、Τ6:顶端
【具体实施方式】
[0039]图1-图4是绘示本发明一第一实施例的埋入式电阻制作工艺的剖面示意图。如图1所示，一基底110包含一第一区A以及一第二区B，其中在本实施例中的第一区A为一晶体管区，而第二区B为一电阻区。一第一层间介电层120形成于第一区A以及第二区B的基底110上。第一层间介电层120可例如为一氧化层，但本发明不以此为限。一 MOS晶体管M则设置于第一区A的第一层间介电层120中。多个绝缘结构10则分别位于MOS晶体管M旁的第二区B以及第一区A中。在本实施例中，第二区B为形成电阻于第一层间介电层120上方，因而特别设置绝缘结构10为一块状绝缘结构于大部分的第二区B的基底10中，以防止后续形成的电阻或连接电阻的接触插塞等贯穿第一层间介电层120至基底110时漏电，但本发明不以此为限。在其他实施例中，第二区B的基底110中的绝缘结构10也可由多个的绝缘结构组成，或者第二区B的基底110中也可能无绝缘结构位于其中。另外，设置于第一区A的基底110中的绝缘结构10则为使MOS晶体管M与其他未绘示的晶体管等半导体元件电性绝缘。
[0040]接着，形成一盖层130于第一层间介电层120上。盖层130则例如为一氮化娃层，或者为一已掺杂碳的氮化硅层等，但本发明不以此为限。盖层130可隔绝MOS晶体管M的一栅极G (，特别是当栅极G为一金属栅极)，以防止其于后续制作工艺中受损，或者与后续形成于上方的金属导线等电连接而漏电或短路。接着，例如进行一光刻暨蚀刻制作工艺，图案化盖层130及第一层间介电层120而形成多个沟槽(未绘示)暴露出MOS晶体管M的一源/漏极区D，然后填入金属(未绘示)并将其平坦化而形成多个插槽接触插塞Cl (SlotContacts)或多个柱状接触插塞(未绘不)于第一层间介电层120以及盖层130中，并电连接MOS晶体管M。MOS晶体管M又可包含外延结构K于栅极G侧边的基底110中且可部分区域与源/漏极区D重叠；以及，金属硅化物(未绘示)于源/漏极区D与插槽接触插塞Cl之间，而此金属硅化物可于欲形成插槽接触插塞Cl的沟槽形成前或形成后形成之。插槽接触插塞Cl可例如由钨或铜等金属所组成，但本发明不以此为限。之后，形成一图案化光致抗蚀剂Pl覆盖第一区A，但暴露出第二区B的欲形成电阻的区域。形成图案化光致抗蚀剂Pl的方法可例如先全面覆盖一光致抗蚀剂(未绘示)，再图案之。
[0041]接着进行一蚀刻制作工艺E1，并搭配图案化光致抗蚀剂Pl而蚀刻暴露出的盖层130,以于盖层130中形成一沟槽R1。在本实施例中，盖层130与第一层间介电层120为不同材料，故在进行蚀刻制作工艺El时，可以第一层间介电层120作为蚀刻停止层，使蚀刻停止于第一层间介电层120上；但在其他实施例中，蚀刻制作工艺El也可能蚀刻部分的第一层间介电层120，因而使沟槽Rl位于盖层130以及部分的第一层间介电层120中。如图2所示，在完成蚀刻制作工艺El之后，去除图案化光致抗蚀剂Pl并清除蚀刻后的残余物。
[0042]如图3所示，选择性形成一缓冲层20顺应地覆盖盖层130以及沟槽Rl。缓冲层20可例如为一氧化层，但本发明不以此为限。缓冲层20可进一步隔绝插槽接触插塞Cl，防止后续形成于其上的电阻等金属层等制作工艺过程中，损伤插槽接触插塞Cl。接着，依序形成一电阻层(未绘示)以及一盖膜(未绘示)全面覆盖盖层130 (或缓冲层20)，并再利用缓冲层20 (或盖层130)当作停止层来进行一化学机械研磨等的平坦化制作工艺，用以移除位于盖层130正上方的电阻层(未绘示)以及盖膜(未绘示)，而形成一电阻层140顺应覆盖沟槽Rl以及一盖膜150位于沟槽Rl中的电阻层140上并填满沟槽Rl，如此电阻层140则具有一 U型的剖面结构。电阻层140例如为一氮化钛层或一氮化钽层，但本发明不以此为限。盖膜150可例如为氮化硅层等介电材。
[0043]如此一来，缓冲层20则会设置于盖层130上，但暴露出电阻层140以及盖膜150。在本实施例中，缓冲层20又延伸至沟槽Rl内并覆盖沟槽Rl但位于电阻层140的下方。并且，位于盖层130上的缓冲层20的一顶面Tl与盖膜150的一顶面T2齐平；U型的电阻层140则具有至少一垂直部142平行于沟槽Rl的侧面，且盖膜150的顶面T2与垂直部142的顶端T3齐平。
[0044]在另一实施例中，如图5所示，其以一块状电阻层140’取代前述的第一实施例的电阻层140以及盖膜150。换言之，在前述形成缓冲层20之后，形成电阻层(未绘示)全面覆盖盖层130 (或缓冲层20)时，并将沟槽Rl填满，然后再利用缓冲层20 (或盖层130)当作停止层来进行一化学机械研磨等的平坦化制作工艺，用以移除沟槽Rl以外的电阻层，如此可形成块状电阻层140’。在此实施例中则不再另外形成盖膜150，且块状电阻层140’的一顶面Τ7会齐平于缓冲层20的顶面Tl。
[0045]以下继续接续第一实施例的图3的步骤，然而以下的制作工艺步骤也适用于前述图5的实施例。
[0046]如图4所示，形成一第二层间介电层160于盖层130(或缓冲层20)、电阻层140以及盖膜150上，并且再形成多个接触插塞C2(Contact Plugs)，其中至少二接触插塞位于第二层间介电层160中并分别电连接电阻层140的两端，而其余的接触插塞则位于第二层间介电层160、盖层130以及缓冲层20中并分别电连接MOS晶体管M的栅极G与相对应的插槽接触插塞Cl。第二层间介电层160可例如为一氧化层，且其可例如由多次制作工艺堆叠覆盖而得；接触插塞C2可例如为钨或铜等金属所组成，但本发明不以此为限。
[0047]详细而言，可先全面覆盖第二层间介电层(未绘示)于平坦的盖层130 (或缓冲层20)、电阻层140以及盖膜150上；然后图案化第二层间介电层160、缓冲层20以及盖层130，以于第二层间介电层160、缓冲层20以及盖层130中形成多个沟槽R2 ;续之，填入金属(未绘示)于各沟槽R2中并将其平坦化而形成各接触插塞C2。此时，位于第二区B中的接触插塞C2与电阻层140电连接，而位于第一区A中的接触插塞C2则与插槽接触插塞Cl以及MOS晶体管M电连接。
[0048]承上，一般而言，MOS晶体管M位于第一层间介电层120中，而电阻层140若位于盖层130以上的材料层中，而呈一突出的阶梯式的剖面结构，如此一来由同一制作工艺形成的沟槽R2在位于第一区A以及第二区B中的深度差异过大而易产生第一区A的蚀刻不足或者第二区B的过蚀刻的问题；或者，由同一制作工艺填入金属而分别电连接MOS晶体管M与电阻层140的接触插塞C2，则会因沟槽R2的深度差异太大而造成第一区A中的沟槽R2填洞不足或第二区B中的沟槽R2金属过填问题；甚至，在形成接触插塞C2后研磨第二层间介电层160时，高度较短的接触插塞甚至会因第二层间介电层160的研磨而完全被移除。以本实施例而言，以埋入式的方法使电阻层140位于盖层130中，可缩短位于第一区A的接触插塞C2与位于第二区B的接触插塞C2的高度差，而不会有前述的问题。
[0049]再者，本发明以埋入式电阻的方法，先于盖层130中形成沟槽R1，再填入电阻层140于盖层130中，即可取代前述制作工艺中，直接形成一电阻层于平坦的材料层上，再以蚀刻将其图案化而形成电阻的方法。如此，可避免在蚀刻电阻层以将其图案化时，所造成的电阻层底层过蚀刻的问题。
[0050]以下再提出一第二实施例，除了具有第一实施例的优点外，可更进一步改善第一实施例的形成光致抗蚀剂的问题。图6-图9是绘示本发明一第二实施例的埋入式电阻制作工艺的剖面示意图。
[0051]如图6所示，一基底110包含一第一区A以及一第二区B，其中在本实施例中的第二区B为一电阻区，而第一区A为一晶体管区。一第一层间介电层120形成于第一区A以及第二区B的基底110上。第一层间介电层120可例如为一氧化层，但本发明不以此为限。一 MOS晶体管M则设置于第一区A的第一层间介电层120中。多个绝缘结构10则分别位于MOS晶体管旁的第二区B以及第一区A中。在本实施例中，第二区B为形成电阻于第一层间介电层120上方，因而特别设置有一块状绝缘结构10于大部分的第二区B的基底10中，以防止后续形成的电阻或连接电阻的接触插塞等贯穿第一层间介电层120至基底110时而漏电，但本发明不以此为限。在其他实施例中，第二区B的基底110中的绝缘结构10也可由多个的绝缘结构组成，或者第二区B的基底110中也可能无绝缘结构位于其中。另外，设置于第一区A的基底110中的绝缘结构10则为使晶体管M与其他未绘示的晶体管等半导体元件电性绝缘。
[0052]接着，形成一盖层130于第一层间介电层120上。盖层130则例如为一氮化娃层，或者为一已掺杂碳的氮化硅层等，但本发明不以此为限。盖层130可隔绝MOS晶体管M的一栅极G (特别是当栅极G为一金属栅极)，以防止其于后续制作工艺中受损，或者与后续形成于上方的金属电连接而漏电或短路。接着，例如进行一光刻暨蚀刻制作工艺，图案化盖层130及第一层间介电层120而形成沟槽(未绘不)暴露出MOS晶体管M的一源/漏极区D,然后填入金属(未绘示)并将其平坦化而形成多个插槽接触插塞Cl (Slot Contacts)或多个柱状接触插塞(未绘示)于第一层间介电层120以及盖层130中，并电连接MOS晶体管M。插槽接触插塞Cl可例如为钨或铜等金属所组成，但本发明不以此为限。MOS晶体管M又可包含外延结构K于栅极G侧边的基底110中且可部分区域与源/漏极区D重叠；以及，金属硅化物(未绘示)于源/漏极区D与插槽接触插塞Cl之间，而此金属硅化物可于欲形成插槽接触插塞Cl的沟槽形成前或形成后形成之。
[0053]之后，形成一缓冲层20a于平坦的盖层130上。缓冲层20可例如为一氧化层，但本发明不以此为限。缓冲层20a可进一步隔绝插槽接触插塞Cl，防止后续形成于其上的电阻等金属层等制作工艺过程中，损伤插槽接触插塞Cl。然后，形成一图案化光致抗蚀剂P2于缓冲层20a上。一般而言，由于本实施例是先全面形成缓冲层20a再形成图案化光致抗蚀剂P2，因而可使仅形成于缓冲层20a上的图案化光致抗蚀剂P2附着性更佳。再者，缓冲层20a的材质一般为氧化层,而盖层130的材质一般为氮化层,而图案化光致抗蚀剂P2也与氮化层反应致使残留而无法完全移除，故本实施例将图案化光致抗蚀剂P2形成于缓冲层20a上即可解决此问题。
[0054]然后，进行一蚀刻制作工艺E2，蚀刻暴露出的缓冲层20a以及部分的盖层130，以于缓冲层20a以及盖层130中形成一沟槽R3，之后去除图案化光致抗蚀剂P2，如图7所示。在其他实施例中，蚀刻制作工艺E2也可能蚀刻停止于盖层130，仅形成沟槽R3于缓冲层20a，本发明不以此为限。接着，如图8所示，依序形成一电阻层(未绘示)以及一盖膜(未绘示)全面覆盖缓冲层20a以及沟槽R3中的盖层130，并再利用缓冲层20当作停止层来进行一化学机械研磨等的平坦化制作工艺，用以移除位于缓冲层20a正上方的电阻层(未绘示)以及盖膜(未绘示)，而形成一电阻层140a顺应覆盖沟槽R3表面以及一盖膜150a位于沟槽R3中以及电阻层140a上，如此电阻层140a则具有一 U型的剖面结构。电阻层140a例如为一氮化钛层或一氮化钽层，盖膜150a可例如为一氮化娃层等介电材质,但本发明不以此为限。如此一来，缓冲层20a则会设置于盖层130上，但暴露出电阻层140a以及盖膜150a。并且，位于盖层130上的缓冲层20a的一顶面T4与盖膜150a的一顶面T5齐平；U型的电阻层140a则具有至少一垂直部142a平行于沟槽R3的侧面，且盖膜150a的顶面T5与垂直部142a的顶端T6齐平。
[0055]在另一实施例中，如图10所示，其以一块状电阻层140a’取代电阻层140a以及盖膜150a。换言之，在前述形成缓冲层20a之后，形成电阻层(未绘示)全面覆盖盖层缓冲层20a时，即将沟槽R3填满，然后再平坦化移除沟槽R3以外的电阻层，如此可形成块状电阻层140a’。在此实施例中则不再另外形成盖膜150a。
[0056]以下请接续图8 (或者图10)的步骤，如图9所示，形成一第二层间介电层160于缓冲层20a、电阻层140a以及盖膜150a上，并且形成多个接触插塞C2 (Contact Plugs)。其中至少二接触插塞位于第二层间介电层160中并分别电连接电阻层140a的两端，而其余的接触插塞则位于第二层间介电层160、盖层130以及缓冲层20a中并分别电连接MOS晶体管M的栅极G与相对应的插槽接触插塞Cl。第二层间介电层160可例如为一氧化层，且其可例如有多次制作工艺堆叠覆盖而得；接触插塞C2可例如为钨或铜等金属所组成，但本发明不以此为限。
[0057]详细而言，可先全面覆盖第二层间介电层(未绘示)于平坦的缓冲层20a、电阻层140a以及盖膜150a上；然后图案化第二层间介电层160，以于第二层间介电层160中形成多个沟槽R2 ;续之，填入金属(未绘示)于各沟槽R2中并将其平坦化而形成接触插塞C2。此时,位于第二区B中的接触插塞C2与电阻层140电连接，而位于第一区A中的接触插塞C2则与插槽接触插塞Cl以及MOS晶体管M电连接。
[0058]如此一来，本实施例也可具有第一实施例的优点，例如形成于第一区A以及第二区B的沟槽R3因深度不同而造成蚀刻不足或过蚀刻的问题；或者，形成于第一区A以及第二区B的接触插塞C2因长短差异太大而造成填洞不足或过填的问题；甚至，在形成接触插塞C2后研磨第二层间介电层160时，高度较短的接触插塞C2会因第二层间介电层160的研磨而完全被移除。再者，由于本实施例也为埋入式电阻层的方法，故可避免现有在蚀刻电阻层以将其图案化时，造成的电阻层底层过蚀刻的问题。更进一步而言，本实施例又更具有改善光致抗蚀剂附着以及移除的优点。
[0059]再者，本发明可进一步在电阻层140或140a下方的第一层间介电层120中选择性形成至少一牺牲栅极；或者，将第二区B大块的绝缘结构10替换成多个较小的绝缘结构，以防止第一层间介电层120或者绝缘结构10产生凹陷。
[0060]如图11所示，其绘示本发明第一实施例的具有牺牲栅极的埋入式电阻的剖面示意图，其中图11中的牺牲栅极DG位于第一层间介电层120中以及电连接电阻层140的接触插塞C2的正下方，且该等牺牲栅极DG均为一浮接电极。再者，多个较小的绝缘结构替换掉第二区B大块的绝缘结构10，且各该较小的绝缘结构相对应于各牺牲栅极DG或者接触插塞C2的位置。
[0061]然而，在又一实施例中，如图12所示，其绘示本发明第二实施例的具有牺牲栅极的埋入式电阻的剖面示意图，其中位于第一层间介电层120中的牺牲栅极DG位于电阻层140a的正下方，但与各接触插塞C2错位(misalignment)。如此一来，当接触插塞C2因过蚀刻而延伸至第一层间介电层120时,可改善寄生电容效应(parasitic capacitanceeffect)的问题。
[0062]当然，图11-图12仅为应用牺牲栅极DG的二实施例，不论是位于接触插塞C2正下方或者与接触插塞C2错位的牺牲栅极DG，或者延伸穿插于绝缘结构10的基底IlOa皆可选择性应用于第一或第二实施例，以及具有U型剖面结构的电阻层140，140a或者块状电阻层 140，，140a，上。
[0063]综上所述，本发明提出一种埋入式电阻，其先在盖层或缓冲层等材料层中形成沟槽，再将具有U型剖面结构的电阻层或者块状电阻层形成于沟槽中，以形成埋入式的电阻。如此一来，本发明可解决形成于不同区域(例如晶体管区以及电阻区)的欲形成接触插塞的沟槽因深度不同而造成蚀刻不足或过蚀刻的问题；或者，形成于此些沟槽的接触插塞因长短差异太大而造成填洞不足或过填的问题；甚至，在形成接触插塞后研磨层间介电层时，高度较短的接触插塞会因层间介电层的研磨而完全被移除。再者，由于本发明为埋入式电阻，故可避免现有在蚀刻电阻层以将其图案化时，所造成的电阻层底层过蚀刻的问题。
[0064]更进一步而言，如将埋入式的电阻形成于缓冲层中；换言之，其制作工艺是直接将光致抗蚀剂形成于缓冲层上以形成沟槽，再将电阻层形成于沟槽中的方法，可使光致抗蚀剂由于仅形成于缓冲层上而附着性更佳，并且由于缓冲层的材质一般为氧化层，故不会有光致抗蚀剂形成于氮化层(例如盖层)等其他材料层中，产生反应致使难以移除的问题。
[0065]另外，本发明也可进一步搭配将牺牲栅极形成于第一层间介电层中或者使基底延伸穿插于大块的绝缘结构中，以防止第一层间介电层或者绝缘结构产生凹陷。更甚者，可选择将形成于第一层间介电层中的牺牲栅极与接触插塞错位，以防止接触插塞因过蚀刻而延伸至第一层间介电层时减少寄生电容效应的问题。
【权利要求】
1.一种埋入式电阻，包含有: 第一层间介电层，位于一基底上； 盖层，位于该第一层间介电层上，其中该盖层具有一沟槽； 电阻层，顺应覆盖该沟槽，因而具有一 U型的剖面结构；以及 盖膜，位于该沟槽中以及该电阻层上。
2.如权利要求1所述的埋入式电阻，还包含: MOS晶体管设置于该电阻层旁边的该第一层间介电层中。
3.如权利要求2所述的埋入式电阻，还包含: 多个插槽接触插塞(Slot Contacts)设置于该第一层间介电层中以及电连接该M O S晶体管。
4.如权利要求1所述的埋入式电阻，其中该电阻层包含氮化钛层。
5.如权利要求1所述的埋入式电阻，其中该盖膜包含一介电材。
6.如权利要求1所述的埋入式电阻，还包含: 缓冲层，设置于该盖层上，但暴露出该电阻层以及该盖膜。
7.如权利要求6所述的埋入式电阻，其中该缓冲层延伸至该沟槽内并覆盖该沟槽但位于该电阻层下方。
8.如权利要求6所述的埋入式电阻，其中该盖膜的一顶面与该盖层上的该缓冲层的一顶面齐平。
9.如权利要求1所述的埋入式电阻，其中U型的该电阻层具有至少一垂直部平行于该沟槽的侧面，且该盖膜的一顶面与该垂直部的顶端齐平。
10.如权利要求2所述的埋入式电阻，还包含: 第二层间介电层，位于该盖层、该电阻层以及该盖膜上。
11.如权利要求10所述的埋入式电阻，还包含: 多个接触插塞(Contact Plugs),且一部分的该些接触插塞位于该第二层间介电层中并分别电连接该电阻层，而另一部分的该些接触插塞位于该第二层间介电层、该盖层以及该缓冲层中并分别电连接该MOS晶体管。
12.如权利要求11所述的埋入式电阻，还包含: 至少一牺牲栅极，位于该第一层间介电层中以及电连接该电阻层的该些接触插塞的正下方。
13.如权利要求11所述的埋入式电阻，还包含: 至少一牺牲栅极，位于该第一层间介电层中以及该电阻层的正下方，但与该些接触插塞错位(misalignment)ο
14.一种埋入式电阻，包含有: 第一层间介电层，位于一基底上； 盖层，位于该第一层间介电层上，其中该盖层具有一沟槽；以及 块状电阻层，位于该沟槽中。
15.如权利要求14所述的埋入式电阻，还包含: MOS晶体管设置于该块状电阻层旁边的该第一层间介电层中。
16.如权利要求14所述的埋入式电阻，还包含:缓冲层，设置于该盖层上，但暴露出该块状电阻层。
17.如权利要求16所述的埋入式电阻，其中该缓冲层延伸至该沟槽内并覆盖该沟槽但位于该块状电阻层下方。
18.如权利要求16所述的埋入式电阻，其中该块状电阻层的一顶面与该盖层上的该缓冲层的一顶面齐平。
19.如权利要求14所述的埋入式电阻，还包含: 第二层间介电层，位于该盖层以及该块状电阻层上。
20.如权利要求19所述的埋入式电阻，还包含: 多个接触插塞(Contact Plugs),且一部分的该些接触插塞位于该第二层间介电层中并分别电连接该块状电阻层，而另一部分的该些接触插塞位于该第二层间介电层、该盖层以及该缓冲层中并分别电连接该MOS晶体管。
21.如权利要求20所述的埋入式电阻，还包含: 至少一牺牲栅极，位于该第一层间介电层中以及电连接该块状电阻层的该些接触插塞的正下方。
22.如权利要求20所述的埋入式电阻，还包含: 至少一牺牲栅极，位于该第一层间介电层中以及该块状电阻层的正下方，但与该些接触插塞错位(misalignment)。
【文档编号】H01L45/00GK104051614SQ201310082552
【公开日】2014年9月17日 申请日期:2013年3月15日 优先权日:2013年3月15日
【发明者】洪庆文, 黄志森, 曹博昭 申请人:联华电子股份有限公司