半导体器件的金属栅电极的利记博彩app
【专利摘要】本发明涉及集成电路制造，更具体地涉及半导体器件的金属栅电极。用于半导体器件的示例性结构包括：衬底，包括主表面；第一矩形栅电极，位于主表面上并包括第一多层材料层；第一介电材料，与第一矩形栅电极的一侧相邻；以及第二介电材料，与第一矩形栅电极的另外三侧相邻，第一介电材料和第二介电材料共同围绕第一矩形栅电极。
【专利说明】半导体器件的金属栅电极
【技术领域】
[0001 ] 本公开涉及集成电路制造，更具体地涉及金属栅电极。
【背景技术】
[0002]随着技术节点的缩小，在一些集成电路(IC)设计中，期望用金属栅电极代替普通的多晶硅栅电极以通过减小的部件尺寸改进器件性能。形成金属栅极结构的一个工艺被称为“后栅极”工艺，其中，“最后”制造最终的栅极结构，这允许减少在形成栅极之后执行的后续工艺(包括高温处理)的数量。
[0003]然而，存在在互补金属氧化物半导体(CMOS)制造中实现这种部件和工艺的挑战。随着栅极宽度和器件之间的间隔的减小，这些问题剧增。例如，在“后栅极”制造工艺中，很难实现用于半导体器件的低栅极电阻，这是因为在用于高纵横比沟槽的间隙填充的金属层沉积之后，在金属栅电极中生成空隙(void)，由此增加了器件不稳定性和/或器件故障的可能性。
【发明内容】
[0004]根据本发明的一个方面，提供了一种半导体器件，包括:衬底，包括主表面；第一矩形栅电极，位于主表面上并包括多层材料的第一层；第一介电材料，与第一矩形栅电极的一侧相邻；以及第二介电材料，与第一矩形栅电极的另外三侧相邻，其中，第一介电材料和第二介电材料共同围绕所述第一矩形栅电极。
[0005]优选地，第一矩形栅电极的一侧包括到主表面的第一楔形侧壁。
[0006]优选地,第一矩形栅电极的一侧基本垂直于主表面。
[0007]优选地，第一矩形栅电极的一侧包括不规则表面。
[0008]优选地，第一矩形栅电极的另外三侧包括到主表面的第二楔形侧壁。
[0009]优选地，第一矩形栅电极的所述另外三侧基本垂直于主表面。
[0010]优选地，该半导体器件进一步包括:第二矩形栅电极，位于主表面上并包括多层材料的第二层，其中，第一介电材料与第二矩形栅电极的一侧相邻。
[0011]优选地，第二介电材料与第二矩形栅电极的另外三侧相邻，第一介电材料和第二介电材料共同围绕第二矩形栅电极。
[0012]优选地，第二矩形栅电极的一侧包括到主表面的第三楔形侧壁。
[0013]优选地，第二矩形栅电极的一侧基本垂直于主表面。
[0014]优选地，第二矩形栅电极的一侧包括不规则表面。
[0015]优选地，第二矩形栅电极的另外三侧包括到主表面的第四楔形侧壁。
[0016]优选地，第二矩形栅电极的另外三侧基本垂直于主表面。
[0017]优选地,第一层和第二层中的一个包括N功函数金属，而另一个包括P功函数金属。
[0018]优选地,第一层和第二层中的一个包括N功函数金属，而另一个包括P功函数金属和位于P功函数金属之上的N功函数金属。
[0019]根据本发明的又一方面，提供了一种制造半导体器件的方法，包括:提供包括通过隔离区分离的P有源区和N有源区的衬底；在层间介电(ILD)层中形成位于P有源区、隔离区和N有源区之上的虚拟带；去除虚拟带，以在ILD层中形成第一开口 ；用第一金属合成物部分地填充第一开口 ；用牺牲层填充第一开口 ；去除牺牲层的第一部分和第一金属合成物的第一部分，以在ILD层中和隔离区之上形成延伸N有源区的整个长度的第二开口 ；去除牺牲层的第二部分，以在ILD层中和隔离区之上形成延伸P有源区的整个长度的第三开口，第三开口连接至所述第二开口 ；用不同于第一金属合成物的第二金属合成物填充第二开口和所述第三开口 ；以及去除第二金属合成物的一部分，以在隔离区之上形成第四开口。
[0020]优选地，将Cl2、HBr, BC13、HF3> N2, CF4和CH2F2用作蚀刻气体来执行去除第二金属合成物的一部分的步骤。
[0021]优选地，该方法进一步包括:用不同于ILD层的介电材料填充第四开口。
[0022]优选地，该方法进一步包括:在虚拟带和ILD层之间形成隔离件。
[0023]优选地，该方法进一步包括:用不同于隔离件的介电材料填充第四开口。
【专利附图】
【附图说明】
[0024]当读取附图时，根据以下详细说明而最好地理解本公开的多个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了论述的清楚，多种部件的尺寸可以任意增加或减小。
[0025]图1是示出根据本公开的多个方面的制造半导体器件的金属栅电极的方法的流程图；
[0026]图2示出了根据本公开的多个方面的包括金属栅电极的半导体器件的顶视图；以及
[0027]图3至图12C示出了根据本公开的多个方面的处于制造各个阶段的沿图2的线a-a截取的半导体器件的截面图。
【具体实施方式】
[0028]应该理解，以下公开提供了用于实现本发明不同特征的多个不同实施例或实例。以下描述部件和布置的特定实例以简化本公开。当然，这些仅是实例而不用于限制。而且，以下说明中第一部件在第二部件之上或上形成可以包括第一和第二部件直接接触形成的实施例，并且还可以包括形成夹置在第一和第二部件之间的附加部件，使得第一和第二部件可以不直接接触的实施例。为了简单和清楚，多种部件可以按不同尺寸任意绘制。此外，本公开可以在多个实例中重复参考数字和/或字母。这种重复用于简单和清楚的目的，并且其本身并不表示所论述的多种实施例和/或配置之间的关系。另外，本公开提供了“后栅极”金属栅极工艺的实例，然而，本领域技术人员可以认识到其可应用于其他工艺和/或其他材料的使用。
[0029]图1是示出根据本公开的多个方面的制造半导体器件200 (在图2、图11和12中示出)的金属栅电极220的方法100的流程图。图2示出了根据本公开的多个方面的包括金属栅电极220的半导体器件200的顶视图。图3至图12示出了根据本公开的多个方面的处于制造各个阶段的沿图2的线a-a截取的半导体器件200的截面图。用字母“A”标记的每幅图都示出图2中的垂直实施例；用字母“B”标记的每幅图都示出图2中的楔形实施例；以及用字母“C”标记的每幅图都示出图2中的不规则实施例。
[0030]注意，半导体器件200的部分可以通过互补金属氧化物半导体(CMOS)技术处理制造。从而，应理解，在图1的方法100之前、期间和之后可以提供附加工艺，并且在此仅简单地描述一些其他工艺。此外，图1至图12被简化以更好地理解本公开的概念。例如，虽然图示出用于半导体器件200的金属栅极结构220，但是应理解，半导体器件200可以是可包括多种其他器件的集成电路(IC)的一部分，包括电阻器、电容器、电感器、熔丝等。
[0031]图2示出了包括通过“后栅极”工艺制造的金属栅电极220的半导体器件200的顶视图。在所示实施例中，半导体器件200包括:衬底202,包括主表面202s (在图3中示出)；第一矩形栅电极220a,位于主表面202s上并包括多层材料的第一层；第一介电材料240，与第一矩形栅电极220a的一侧220c相邻；以及第二介电材料214，与第一矩形栅电极220a的另外三侧220d、220e、220f相邻，其中，第一介电材料240和第二介电材料214共同围绕第一矩形栅电极220a。
[0032]在一些实施例中，半导体器件200进一步包括第二矩形栅电极220b，其位于主表面202s上并包括多层材料的第二层，其中，第一介电材料240与第二矩形栅电极220b的一侧220w相邻，并且第二介电材料214与第二矩形栅电极220b的另外三侧220x、220y和220z相邻，其中，第一介电材料240和第二介电材料214共同围绕第二矩形栅电极220b。
[0033]传统上，在“后栅极”制造工艺中，具有第一长度L1的第一沟槽和具有第二长度L2的第二沟槽被层间介电(ILD)层围绕并通过间隔S分离。第一沟槽可以容纳多层材料的第一层以形成第一矩形栅电极220a，而第二沟槽可以容纳多层材料的第二层以形成第二矩形栅电极220b。然而，随着栅极长度和器件之间的间隔的减小，第一沟槽和第二沟槽中的每一个都可以容纳较少多层材料的层。这可能导致在用于高纵横比沟槽的间隙填充的金属层沉积之后在第一和第二矩形栅电极220a、220b中生成空隙，由此增加器件不稳定性和/或器件故障的可能性。
[0034]在所示实施例中，被ILD层围绕的沟槽具有长度L。长度L是第一长度L1、第二长度L2以及间隔S的总和，其长于第一长度L1、第二长度L2和间隔S中的每一个。较长的沟槽具有低纵横比并且可以更有效地用多层材料层来填充沟槽。在用多层材料层填充沟槽之后，间隔S上的多层材料层的一部分被去除，以形成第一矩形栅电极和第二矩形栅电极。然后，介电材料填充被去除的部分，以隔离第一和第二矩形栅电极。从而， 申请人:制造半导体器件200的方法可以避免在用于低纵横比沟槽的间隙填充的金属层沉积之后在第一和第二矩形栅电极220a、220b中生成空隙。从而，第一和第二矩形栅电极220a、220b保持它们的原始功函数，从而不改变半导体器件200的阈值电压。
[0035]参考图3，方法100开始于步骤102，其中提供衬底202。衬底202可以包括硅衬底。在一些实施例中，衬底202可以可选地包括硅锗、砷化镓或其他合适的半导体材料。衬底202可进一步包括其他部件，诸如各种掺杂区、掩埋层和/或外延层。此外，衬底202可以是绝缘体上半导体，诸如绝缘体上硅(SOI)。在其他实施例中，半导体衬底202可以包括掺杂外延层、梯度半导体层和/或可以进一步包括叠加在不同类型的另一半导体层上的半导体层，诸如硅锗层上的硅层。在其他实例中，化合物半导体衬底可以包括多层硅结构，或者娃衬底可以包括多层化合物半导体结构。在所不实施例中，衬底202包括主表面202s。
[0036]在一些实施例中，半导体衬底202包括通过隔离区206分离的P有源区204p和N有源区204η (图2中用虚线示出)。根据设计要求，有源区204ρ、204η可以包括多种掺杂配置。例如，P有源区204ρ掺杂有η型掺杂物，诸如磷或砷；N有源区204η掺杂有P型掺杂物，诸如硼或BF2。如此，P有源区204p可用于形成P型金属氧化物半导体场效应晶体管(pM0SFET)200p，而N有源区204η可用于形成η型金属氧化物半导体场效应晶体管(nMOSFET)200η。
[0037]隔离区206可形成在衬底202上以使多个有源区204ρ、204η相互隔离。隔离区206可以利用隔离技术(诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI))，以限定各个有源区204ρ、204η并使它们电隔离。在本实施例中，隔离区206包括STI。隔离区206可以包括诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或它们的组合的材料。隔离区206 (在本实施例中为STI)可通过任何合适的工艺形成。作为一个实例，STI的形成可以包括通过光刻工艺图案化半导体衬底202，在衬底202中蚀刻沟槽(例如，通过使用干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)，并且用介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在一些实施例中，所填充的沟槽可具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬里层。
[0038]图1的方法100继续至步骤104，其中，通过在层间介电(ILD)层214( S卩，图2中的第二介电材料214)中形成位于P有源区204p、隔离区206和N有源区204η上方的虚拟带218 (参见图5)来制造图4中的结构。
[0039]在所示实施例中，如图4所示，栅极介电层208可形成在衬底202之上。在一些实施例中，栅极介电层208可包括氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括特定金属氧化物。用于高k电介质的金属氧化物的实例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物或它们的混合物。在本实施例中，栅极介电层28是包括厚度在约10到30埃范围内的HfOx的高k介电层。栅极介电层208可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合的合适工艺形成。栅极介电层208可进一步包括界面层(未示出)以减小栅极介电层208和衬底202之间的损伤。界面层可以包括氧化硅。
[0040]在后栅极工艺中，虚拟栅电极层212随后形成在栅极介电层208之上。在一些实施例中，虚拟栅电极层212可包括单层或多层结构。在本实施例中，虚拟栅电极层212可以包括多晶硅。此外，虚拟栅电极层212可以通过均匀或梯形掺杂而掺杂多晶硅。虚拟栅电极层212可具有约30nm到约60nm范围内的厚度。虚拟栅电极层212可使用低压化学汽相沉积(LPCVD)工艺形成。在一个实施例中，可以使用硅烷(SiH4)或二氯甲硅烷(SiH2Cl2)作为硅源气体，以约580°C到650°C的温度和约200毫托至I托的压力在标准LPCVD熔炉中执行LPCVD工艺。
[0041]然后，虚拟栅电极层212和栅极介电层208被图案化，以产生图4所示和步骤104所述的结构。光刻胶层(未示出)通过诸如旋涂的合适工艺形成在虚拟栅电极层212之上，并且被图案化以通过光刻图案化方法在虚拟栅电极层212之上形成图案化光刻胶部件。在所示实施例中，图案化光刻胶部件限定包括第一矩形栅电极200a、第二矩形栅电极220b和第一介电材料240(在图2中示出)的区域。然后，可以使用干蚀刻工艺将图案化光刻胶部件转印到下层(即，栅极介电层208和虚拟栅电极层212)以形成虚拟栅叠层210。虚拟栅电极层212的剩余部分在下文被称为虚拟带218。在一些实施例中，虚拟带218基本垂直于主表面202s。在一些实施例中，虚拟带218包括到主表面202s的楔形侧壁(未示出)。光刻胶层此后可以被剥离。
[0042]在另一实例中，在虚拟栅电极层212之上形成硬掩膜层(未示出)；在硬掩膜层上形成图案化光刻胶层；光刻胶层的图案被转印到硬掩膜层，然后被转印到虚拟栅电极层212和栅极介电层208以形成虚拟栅叠层210。硬掩膜层包括氧化硅。在一些可选实施例中，硬掩膜层可以任选地包括氮化硅和/或氮氧化硅，并且可以使用诸如CVD或PVD的方法形成。硬掩膜层包括约100至800埃范围内的厚度。
[0043]注意，半导体器件200可以经过其他“后栅极”处理和其他CMOS技术处理，以形成半导体器件200的多种部件。如此，本文仅简单论述多种部件。在“后栅极”工艺中形成第一矩形栅电极220a和第二矩形栅电极220b之前，可以形成半导体器件200的各种部件。各种部件可包括位于有源区204p、204n中和虚拟栅叠层210的相对侧上的轻掺杂源极/漏极区(P型和η型LDD)和源极/漏极区(P型和η型S/D)(未示出)。ρ型LDD和S/D区可以掺杂有B或In，并且η型LDD和S/D区可以掺杂有P或As。多种部件可以进一步包括围绕虚拟栅叠层210的ILD层214。ILD层214可以包括由高纵横比工艺(HARP)和/或高密度等离子体(HDP)沉积工艺形成的氧化物。如此，虚拟带218在ILD层214中位于P有源区204ρ、隔离区206和N有源区204η之上。多种部件可任选地包括在虚拟栅叠层210和ILD层214之间形成栅极隔离件216。栅极隔离件216可以由氧化硅、氮化硅或其他合适的材料形成。
[0044]图1的方法100继续至步骤106，其中，通过去除虚拟带218产生图6中的结构，以在ILD214层中形成位于第一和第二有源区204η、204ρ之上且在隔离区206之上延伸的第一开口 222。在本实施例中，将ILD层214用作硬掩膜，去除虚拟带218以在ILD层214中形成第一开口 222。可以使用干蚀刻工艺去除虚拟带218。在一个实施例中，可以将Cl2、HBr和He用作蚀刻气体，在约650到800W的源功率、约100至120W的偏置功率以及约60至200毫托的压力下执行干蚀刻工艺。
[0045]图1中的方法100继续至步骤108,其中，通过用第一金属合成物(metalcomposition) 232部分地填充第一开口 222产生图7的结构。在所示实施例中，第一金属合成物232可包括P功函数金属层。P功函数金属层包括选自TiN、WN、TaN、Ru或它们的组合的组的材料。P功函数金属层可通过CVD、PVD或其他合适的技术形成。P功函数金属层232具有约30到80埃范围内的厚度h。
[0046]在一些实施例中，第一金属合成物232可进一步包括可选的第一阻挡层(未示出)。在P功函数金属层沉积之前可以沉积第一阻挡层，以减少信号金属层238 (图10至图12中示出)到栅极介电层208的扩散。从而，在第一开口 222中，第一阻挡层围绕P功函数金属层232，并且第一阻挡层的底部位于P功函数金属层和栅极介电层208之间。第一阻挡层包括选自TaN和WN的组的材料。第一阻挡层具有5到15埃范围内的厚度。第一阻挡层可通过CVD、PVD或其他合适的技术形成。
[0047]在本实施例中，第一金属合成物232首先沉积在栅极介电层208、栅极隔离件216和ILD层214之上，以部分地填充第一开口 222。下一步(在图7和图1的步骤110中示出)是用牺牲层234填充第一开口 222。牺牲层234可以包括但不限于多晶硅、光刻胶(PR)或旋涂玻璃(SOG)。牺牲层234可通过00)、？￥030)、旋涂或其他合适的技术形成。然后，执行化学机械抛光(CMP)工艺，以去除第一开口 222外的牺牲层234和第一金属合成物232的部分。因此，当达到ILD层214时，CMP工艺可以停止，从而提供基本平坦的表面。
[0048]图1中的方法100继续至步骤112，其中，通过去除牺牲层234的第一部分和第一金属合成物232的第一部分产生图8中的结构，以在ILD层214中和隔离区206之上形成延伸N有源区204η的整个长度的第二开口 224。在本实施例中，将ILD层214用作硬掩膜，去除牺牲层234的第一部分和第一金属合成物232的第一部分以形成第二开口 224，而牺牲层234的第二部分和第一金属合成物232的第二部分被图案化光刻胶层(未不出)覆盖。
[0049]在一些实施例中，通过干蚀刻工艺和/或湿蚀刻工艺去除牺牲层234的第一部分以暴露第一金属合成物232的第一部分。例如，如果牺牲层234包括多晶硅、PR或SOGJlJ干/湿蚀刻化学物可以包括基于F、Cl或Br的蚀刻剂以选择性地去除牺牲层234的第一部分。然后，可以使用干蚀刻工艺去除第一金属合成物232的第一部分以暴露栅极介电层208。在一些实施例中，可以将CL2、HBr、8(:13、即3、队、0?4和CH2F2用作蚀刻气体，以约10°C至50°C的温度、约100至1000W的偏置功率以及约I至40毫托的压力执行干蚀刻工艺。
[0050]图1中的方法100继续至步骤114，其中，通过去除牺牲层234的第二部分产生图9中的结构，以在ILD层214中和隔离区206之上形成延伸P有源区204p的整个长度的第三开口 226，其中，第三开口 226连接至第二开口 224。
[0051]在本实施例中，使用图案化光刻胶层(未示出)以暴露牺牲层234的第二部分，通过干蚀刻工艺和/或湿蚀刻工艺去除牺牲层234的第二部分以形成第三开口 226，从而暴露第一金属合成物232的第二部分。例如，如果牺牲层234包括多晶硅、PR或S0G，则干/湿蚀刻化学物可以包括基于F、Cl和Br的蚀刻剂，以选择性地去除牺牲层234的第二部分。
[0052]图1中的方法100进行至步骤116，其中，通过用不同于第一金属合成物232的第二金属合成物236填充第二和第三开口 224、226产生图10中的结构。在所示实施例中，第二金属合成物236可包括N功函数金属层。N功函数金属层包括选自T1、Ag、Al、TiAl、TiAlN, TaC、TaCN、TaSiN、Mn和Zr的组的材料。N功函数金属层具有约30到约80埃范围内的厚度t2。N功函数金属层可以通过CVD、PVD或其他合适的技术形成。
[0053]在一些实施例中，可以在N功函数金属层沉积之前沉积可选的第二阻挡层(未示出)，以减少信号金属层238到栅极介电层208的扩散。在第二开口 224中，第二阻挡层的底部位于N功函数金属层和栅极介电层208之间。此外，在第三开口 226中，第二阻挡层位于第一金属合成物232和第二金属合成物236之间。第二阻挡层包括选自TaN和WN的组的材料。第二阻挡层具有5到15埃范围内的厚度。第二阻挡层可通过CVD、PVD或其他合适的技术形成。
[0054]仍然参考图10，可以在第二和第三开口 224、226中的第二金属合成物236之上沉积可选的信号金属层238,以减小栅极电阻。信号金属层238包括选自Al、Cu和W的组的材料。信号金属层238可通过CVD、PVD或其他合适的技术形成。然后，执行CMP以去除第二和第三开口 224、226之外的信号金属层238和第二金属合成物236。因此，当达到ILD层214时，CMP工艺可以停止并由此提供基本平坦的表面。
[0055]在一些实施例中，可以在沉积信号金属层238之前沉积可选的第三阻挡层(未示出)，以减少信号金属层238到栅极电介质208中的扩散。因此，第三阻挡层位于第二金属合成物236和信号金属层238之间。第三阻挡层包括选自TiN、TaN和WN的组的材料。第三阻挡层具有20到40埃范围内的厚度。第三阻挡层可通过CVD、PVD或其他合适的技术形成。
[0056]图1中的方法100继续至步骤118，其中，通过去除信号金属238、第二金属合成物236和第一金属合成物232的一部分产生图11A、图1lB和图1lC中的结构，以在绝缘区206之上形成第四开口 228。光刻胶层(未示出)通过诸如旋涂的合适工艺形成在信号金属层238之上，并且通过光刻图案化方法被图案化以形成将信号金属层238的多个部分暴露用于后续蚀刻的图案化光刻胶部件。然后，图案化光刻胶部件可以使用干蚀刻工艺被转印到下层(即，第二金属合成物236的一部分和信号金属层238的一部分以及可选地第一金属合成物232的一部分)，以在绝缘区206之上形成开口 228。如此，第四开口 228隔离第一矩形栅电极220a和第二矩形栅电极220b。在一些实施例中，可以将Cl2、HBr、BCl3、NF3、N2、CF4和CH2F2用作蚀刻气体，以约10°C至50°C的温度、约100至1000W的偏置功率和约I至40mTorr的压力执行干蚀刻工艺。此后光刻胶层可以被剥离。
[0057]在所示实施例中，包括剩余信号金属238a、剩余第二金属合成物236a和剩余第一金属合成物232a的多层材料的第一层被称为第一矩形栅电极220a,而包括剩余信号金属238b和剩余第二金属合成物236b的多层材料的第二层被称为第二矩形栅电极220b。在所示实施例中，第一矩形栅电极220a和第二矩形栅电极220b被组合并称为金属栅电极220。
[0058]在至少一个实施例中，第一矩形栅电极220a的一侧220c基本垂直于主表面202s(在图1lA中示出)。在另一个实施例中，第一矩形栅电极220a的一侧220c包括到主表面202s的第一楔形侧壁(在图1lB中所不)。在另一个实施例中，第一矩形栅电极220a的一侧220c包括不规则表面(在图1lC中示出)。此外，第一矩形栅电极220a的另外三侧的配置取决于虚拟带218 (在图5中示出)的配置。在一些实施例中，第一矩形栅电极220a的另外三侧220d、220e和220f基本垂直于主表面(未示出)。在一些实施例中，第一矩形栅电极220a的另外三侧220d、220e和220f包括到主表面(未示出)的第二楔形侧壁。
[0059]在至少一个实施例中，第二矩形栅电极220b的一侧220w基本垂直于主表面220s (在图1lA中示出)。在另一个实施例中，第二矩形栅电极220b的一侧220w包括到主表面220s的第三楔形侧壁(在图1lB中示出)。在另一个实施例中，第二矩形栅电极220b的一侧220w包括不规则表面(在图1lC中示出)。此外，第二矩形栅电极220b的另外三侧的配置取决于虚拟带218 (在图5中示出)的配置。在一些实施例中，第二矩形栅电极220b的另外三侧220x、220y和220z基本垂直于主表面(未示出)。在一些实施例中，第二矩形栅电极220b的另外三侧220x、220y和220z包括到主表面(未示出)的第四楔形侧壁。
[0060]在绝缘区206之上形成第四开口 228之后，通过用介电材料240 (即，图2中的第一介电材料240)填充第四开口 228产生图12A、图12B和图12C中的结构。在一些实施例中，介电层240可包括诸如氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料和/或它们的组合的材料。在一些实施例中，介电层240可以具有多层结构，诸如围绕氮化娃的氧化娃。在一些实施例中，介电材料240不同于ILD层214。在一些实施例中，介电材料240不同于栅极隔离件216。
[0061]介电材料240可通过CVD、PVD、旋涂工艺或其他合适的技术形成。然后，执行CMP以去除第四开口 228外的介电材料240。因此，当达到信号金属层238时，CMP工艺可以停止并由此提供基本平坦的表面。
[0062]应理解，半导体器件200可经受进一步的CMOS工艺以形成多种部件，诸如接触/通孔、互连金属层、介电层、钝化层等。观察到，金属栅电极220保持其原始功函数，由此不改变半导体器件200的阈值电压。
[0063]根据实施例，一种半导体器件包括:衬底，包括主表面；第一矩形栅电极，位于主表面上并包括多层材料的第一层；第一介电材料，与第一矩形栅电极的一侧相邻；以及第二介电材料，与第一矩形栅电极的另外三侧相邻，其中，第一介电材料和第二介电材料共同围绕第一矩形栅电极。
[0064]根据其他实施例，一种半导体器件包括:衬底，包括主表面；第一矩形栅电极，位于主表面上并包括多层材料的第一层；第一介电材料，与第一矩形栅电极的一侧相邻；第二介电材料，与第一矩形栅电极的另外三侧相邻，其中，第一介电材料和第二介电材料共同围绕第一矩形栅电极；以及第二矩形栅电极，位于主表面上并包括多层材料的第二层，其中，第一介电材料与第二矩形栅电极的一侧相邻，第二介电材料与第二矩形栅电极的另外三侧相邻，第一介电材料和第二介电材料共同围绕第二矩形栅电极。
[0065]根据又一些实施例，一种制造半导体器件的方法包括:提供包括通过隔离区隔离的P有源区和N有源区的衬底；在层间介电层(ILD)层中形成位于P有源区、隔离区和N有源区之上的虚拟带；去除虚拟带以在ILD层中形成第一开口 ；用第一金属合成物部分地填充第一开口 ；用牺牲层填充第一开口 ；去除牺牲层的第一部分和第一金属合成物的第一部分，以在ILD层中和隔离区之上形成延伸N有源区的整个长度的第二开口 ；去除牺牲层的第二部分，以在ILD层中和隔离区之上形成延伸P有源区的整个长度的第三开口，其中，第三开口连接至第二开口；用不同于第一金属合成物的第二金属合成物填充第二和第三开口；以及去除第二金属合成物的一部分以在绝缘区之上形成第四开口。
[0066]虽然通过实例并且根据优选实施例描述了本发明，但是应理解，本发明不限于所公开的实施例。相反，期望覆盖多种修改和类似布置(对于本领域技术人员是显而易见的)。从而，所附权利要求的范围应该符合最广泛解释，以包括所有这样的修改和类似布置。
【权利要求】
1.一种半导体器件，包括: 衬底，包括主表面； 第一矩形栅电极，位于所述主表面上并包括多层材料的第一层； 第一介电材料，与所述第一矩形栅电极的一侧相邻；以及 第二介电材料，与所述第一矩形栅电极的另外三侧相邻，其中，所述第一介电材料和所述第二介电材料共同围绕所述第一矩形栅电极。
2.根据权利要求1所述的半导体器件，其中，所述第一矩形栅电极的所述一侧包括到所述主表面的第一楔形侧壁。
3.根据权利要求1所述的半导体器件，其中，所述第一矩形栅电极的所述一侧基本垂直于所述主表面。
4.根据权利要求1所述的半导体器件，其中，所述第一矩形栅电极的所述一侧包括不规则表面。
5.根据权利要求1所述的半导体器件，其中，所述第一矩形栅电极的所述另外三侧包括到所述主表面的第二楔形侧壁。
6.根据权利要求1所述的半导体器件，其中，所述第一矩形栅电极的所述另外三侧基本垂直于所述主表面。
7.根据权利要求1所述的半导体器件，进一步包括:第二矩形栅电极，位于所述主表面上并包括多层材料的第二层，其中，所述第一介电材料与所述第二矩形栅电极的一侧相邻。
8.根据权利要求7所述的半导体器件，其中，所述第二介电材料与所述第二矩形栅电极的另外三侧相邻，所述第一介电材料和所述第二介电材料共同围绕所述第二矩形栅电极。
9.根据权利要求7所述的半导体器件，其中，所述第二矩形栅电极的所述一侧包括到所述主表面的第三楔形侧壁。
10.一种制造半导体器件的方法，包括: 提供包括通过隔离区分离的P有源区和N有源区的衬底； 在层间介电(ILD)层中形成位于所述P有源区、所述隔离区和所述N有源区之上的虚拟带; 去除所述虚拟带，以在所述ILD层中形成第一开口 ； 用第一金属合成物部分地填充所述第一开口； 用牺牲层填充所述第一开口； 去除所述牺牲层的第一部分和所述第一金属合成物的第一部分，以在所述ILD层中和所述隔离区之上形成延伸所述N有源区的整个长度的第二开口 ； 去除所述牺牲层的第二部分，以在所述ILD层中和所述隔离区之上形成延伸所述P有源区的整个长度的第三开口，所述第三开口连接至所述第二开口 ； 用不同于所述第一金属合成物的第二金属合成物填充所述第二开口和所述第三开口；以及 去除所述第二金属合成物的一部分，以在所述隔离区之上形成第四开口。
【文档编号】H01L29/78GK103456775SQ201310052078
【公开日】2013年12月18日 申请日期:2013年2月17日 优先权日:2012年5月30日
【发明者】林志忠, 林志翰, 黄仁安, 张铭庆, 陈昭成 申请人:台湾积体电路制造股份有限公司