专利名称：Cmos图像传感器的制造方法及其所用的刻蚀方法
技术领域：
本发明涉及半导体加工制造方法，更具体地说，涉及一种CMOS图像传感器的制造方法及其所用的刻蚀方法。
背景技术：
CMOS图像传感器可以将像素阵列与外围电路集成在同一芯片上，与电荷耦合器件相比，CMOS图像传感器具有体积小、重量轻、功耗低、编程方便、易于控制以及平均成本低的优点。现有技术中，形成CMOS图像传感器的工艺参照图1加以说明。提供包含外围电路区IA和像素单元区IB的半导体衬底100，像素单元区IB包括光电二极管区域和驱动电路区域；然后，用热氧化法在半导体衬底100上形成垫氧化层101，垫氧化层101的材料为氧化硅；用化学气相沉积法或物理气相沉积法在垫氧化层101上形成阻挡层102，阻挡层102的材料为氮化硅；用旋涂法在阻挡层102在形成光刻胶层103，经过曝光、显影工艺，在光刻胶层103上定义出浅沟槽图形104。接着，以光刻胶层103为掩膜，用干法刻蚀法沿浅沟槽图形104刻蚀阻挡层102、垫氧化层101和半导体衬底100，形成浅沟槽；用灰化法去除光刻胶层103，然后再用湿法刻蚀法去除残留的光刻胶层103。采用热氧化法氧化浅沟槽内表面形成衬氧化层，衬氧化层的材料为氧化硅；然后，用高密度等离子体工艺在阻挡层102上及浅沟槽内形成绝缘氧化层填充满浅沟槽，绝缘氧化层的材料为氧化硅；用化学机械抛光法平坦化绝缘氧化层至露出阻挡层；最后，用湿法蚀刻方法去除阻挡层102和垫氧化层101，形成浅沟槽隔离结构。在外围电路区IA的半导体衬底100上形成栅介质层，在像素单元区IB的驱动电路区域的半导体衬底100上形成复位晶体管的栅介质层、源跟随晶体管的栅介质层和输出晶体管的栅介质层；然后在栅介质层上形成栅极、在复位晶体管的栅介质层上形成复位晶体管的栅极、在源跟随晶体管的栅介质层上形成源跟随晶体管的栅极及在输出晶体管的栅介质层上形成输出晶体管的栅极；接着，在光电二极管区域的半导体衬底100内形成与半导体衬底100导电类型相反的深掺杂阱，与半导体衬底100之间构成PN结，形成光电二极管。在深掺杂阱上对应形成与之导电类型相反的浅掺杂区；在驱动电路区域形成浅扩散区；在外围电路区IA形成浅扩散区。在像素单元区IB的复位晶体管的栅极、源跟随晶体管的栅极、输出晶体管的栅极和外围电路区IA晶体管的栅极两侧形成侧墙；然后，在像素单元区IB的复位晶体管的栅极、源跟随晶体管的栅极、输出晶体管的栅极和外围电路区IA晶体管的栅极两侧的半导体衬底100中进行源/漏极离子注入。由于复位晶体管的源极与深掺杂阱相连接，复位晶体管的源极不需要进行注入；复位晶体管和源跟随晶体管共用漏极、源跟随晶体管和输出晶体管的共用源极；形成输出晶体管的漏极；在外围电路区IA晶体管的栅极两侧分别形成源极及漏极。现有技术中,还发展出了穿透娃通孔(through silicon via,简称TSV)技术,其能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种3D芯片层叠。TSV刻蚀工艺是一个刻蚀工艺和聚合物沉积工艺交替进行的过程，即先对衬底(主要为硅材料)刻蚀一部分，然后对侧壁进行聚合物沉积，防止下一次的刻蚀开口过大,再继续下一轮的刻蚀和聚合物沉积,这样交替进行,完成整个刻蚀工艺。在等离子体刻蚀工艺中，等离子体由源功率产生的耦合能量作用于反应腔室而产生，偏置功率驱动等离子体与衬底进行化学反应。等离子体包括带正电或负电的活性粒子，带电的刻蚀活性粒子与衬底接触时，由于鞘层电压的作用，电荷被捕获并累积，负电荷聚集在硅结构表面以及刻蚀开口上部，正电荷聚集在刻蚀开口底部，并在刻蚀开口底部形成内建电场，而随后来的带正电的活性粒子会受到电场力的排斥，偏离原先的运动轨道，从而刻蚀娃结构的底部，因此会出现notching现象，即刻蚀开口呈马蹄形状，notching现象导致底部无法被填满，容易出现底部空洞。因此，notching现象出现的原因是聚集在硅结构上的正电荷数量引起的，而如何减少这种正电荷数量是克服notching现象的关键。现有技术中，已提出一些针对性地解决notching现象的方案，例如公开号为US6187685B1的美国专利提出了增加沉积工艺的时间、增加反应腔室中的压力或对反应腔室施加间断式或脉冲式的偏置功率等措施来克服notching现象。但在应用到制造CMOS图像传感器的刻蚀工艺中、尤其是在采用TSV技术时，上述方案对notching现象并没有理想的效果、notching仍比较明显,如图2所示。因此，业界期望获得一种用于制造CMOS图像传感器的刻蚀方法，以有效避免notching现象的出现。
发明内容
本发明的目的在于提供一种用于制造CMOS图像传感器的刻蚀方法，其能有效避免notching现象的出现。为实现上述目的，本发明技术方案如下:
一种用于制造CMOS图像传感器的刻蚀方法，包括如下步骤:a)、向反应腔室通入制程气体，制程气体包括刻蚀气体和侧壁保护气体；b)、向反应腔室施加源功率和偏置功率，偏置功率呈脉冲式变化；c)、在反应腔室中交替进行刻蚀制程和沉积制程；其中，源功率低于2000 瓦。优选地，源功率为1400-1800瓦。优选地，偏置功率低于60瓦。优选地，刻蚀制程的时间低于1.3秒。优选地，偏置功率的脉冲频率为500-1500HZ。优选地，脉冲的占空比为40%_80%。本发明提供的用于制造CMOS图像传感器的刻蚀方法,能有效避免notching现象的出现，从而可提升产品良率，且实施简单、易于推广。本发明还提供了一种CMOS图像传感器的制造方法，包括如下步骤:a)、提供包含外围电路区和像素单元区的半导体衬底，外围电路区和像素单元区的半导体衬底上有栅介电层和位于该栅介电层上的栅极；b)、在半导体衬底上形成垫氧化层和阻挡层；c)、形成光刻胶层，并定义出浅沟槽图形；d)、以上述刻蚀方法刻蚀阻挡层、垫氧化层和半导体衬底；
e)、形成源极和漏极。
图1示出现有技术中形成CMOS图像传感器的工艺示意图2示出现有技术制造CMOS图像传感器的刻蚀工艺中出现的notching现象；
图3示出本发明第一实施例的用于制造CMOS图像传感器的刻蚀方法的流程示意图； 图4示出本发明第一实施例所得到的刻蚀开口形貌；
图5示出本发明第二实施例的CMOS图像传感器的制造方法的流程示意图。
具体实施例方式下面结合附图，对本发明的具体实施方式
作进一步的详细说明。需要说明的是，本发明的实施例既可应用于TSV刻蚀工艺中，也可应用到其他制造CMOS图像传感器的刻蚀工艺中。如图3所示，本发明第一实施例提供的用于制造CMOS图像传感器的刻蚀方法包括如下步骤:
S11、向反应腔室通入制程气体，制程气体包括刻蚀气体和侧壁保护气体。具体地，反应腔室中放置有待加工件，其为已定义出浅沟槽图形的半导体衬底，用于制造CMOS图像传感器。刻蚀气体包括SF6等可引起刻蚀反应的气体，侧壁保护气体包括C4F8等可引起聚合物沉积反应的气体，制程气体可以在接入反应腔室的射频电场的作用下产生等离子体，其中，SF6解离形成大量的F的自由基进行刻蚀反应，C4F8解离生成CF聚合物，沉积在侧壁实现了对侧壁的保护。S12、向反应腔室施加源功率和偏置功率，偏置功率呈脉冲式变化。具体地，源功率和偏置功率作用于反应腔室而在其中产生射频电场，源功率通过电感耦合的方式使刻蚀气体、侧壁保护气体电离，产生活性游离基、亚稳态粒子、原子等高密度的等离子体，这些活性粒子与被刻蚀材料表面相互作用；等离子体在偏置功率的作用下产生对衬底的定向物理溅射轰击，为刻蚀等化学反应提供辅助作用，可以起到打断化学键、引起晶格损伤和促进衬底表面的化学反应等作用。源功率通常由交流电压源提供，偏置功率既可由交流电压源提供、也可由直流电压源提供。其中，偏置功率呈脉冲式变化，即在一高电平功率和一低电平功率之间呈周期性交替变化。这种脉冲式变化的偏置功率有助于在一定程度上避免notching现象的出现。在包括制造CMOS图像传感器的刻蚀方法在内的半导体刻蚀工艺中，等离子体的离子化率是影响notching现象的关键因素。在其他工艺参数相同的情况下，离子化率高时,notching现象明显；离子化率低时,notching现象概率降低、刻蚀侧壁越来越趋于垂直形貌。而等离子体的离子化率通常是由施加于反应腔室的源功率的大小来决定的。实验中发现，当以例如2400瓦的源功率作用于反应腔室时，其他工艺参数包括:脉冲式偏置功率的高电平功率为75瓦、低电平功率为25瓦，偏置功率的脉冲为1000HZ、占空比为50%，刻蚀制程持续1.6秒、沉积制程持续1.2秒，在上述工艺条件下，刻蚀侧壁会出现明显的notching现象。
当把源功率降至2000瓦以下、例如1800瓦时，其他工艺参数不变，notching形貌会逐步消失。进一步降低源功率，例如降至1400瓦，侧壁形貌会逐步趋于垂直，接近于理想中的形态。因此，在本发明上述实施例中，采用的源功率低于2000瓦。较佳实施情况下，源功率为1400-1800瓦。S13、在反应腔室中交替进行刻蚀制程和沉积制程。具体地，刻蚀制程实现对半导体材料的刻蚀反应，沉积制程的作用是保护侧壁，减少侧壁上的开口。通常，在反应腔室中射频电场功率较高的情况下，以刻蚀反应为主，在射频电场功率较低的情况下，以聚合物沉积反应为主。通过对刻蚀反应和聚合物沉积反应的调控与切换，可使侧壁形貌趋近于垂直、平滑，以达到较理想的形态。根据上述实施例，以功率低于2000瓦的源功率以及脉冲式的偏置功率施加于反应腔室，有效避免了 notching现象的出现，从而可提升产品良率；该实施方式简单、易于推广。进一步地，施加于反应腔室的偏置功率低于60瓦，可进一步避免notching现象的出现。较佳情况下，偏置功率的低电平功率低于25瓦，高电平功率高于55瓦。进一步地，在工艺周期中将刻蚀制程的时间降至1.3秒以下(包括1.3秒)时，也有利于克服notching现象。较佳情况下，可适当延长沉积制程的时间，例如保持在1.2秒以上，以进一步克服notching现象。上述改进可带来更加技术效果的原理在于:源功率降低后，刻蚀气体的离子化率也随之降低，聚集到刻蚀开口的正离子相应减少了，同样偏置功率和刻蚀制程时间的减少也降低了正离子的聚集，所以同样可以起到避免notching形貌的作用。较佳情况下，偏置功率的脉冲频率为500-1500HZ，占空比为40%_80%。在另一实验中，采用如下的工艺参数:源功率为1400至1800瓦中的任一数值，偏置功率的高电平功率为55瓦、低电平功率为25瓦，偏置功率的脉冲频率为1000HZ、占空比为50%，刻蚀制程时间为1.3秒。此时，得到的侧壁形貌如图4所示。上述实施例中，偏置功率由一交流电压源提供，交流电压源的频率为400KHZ。如图5所示，本发明第二实施例提供一种CMOS图像传感器的制造方法，包括如下步骤:
S21、提供包含外围电路区和像素单元区的半导体衬底，外围电路区和像素单元区的半导体衬底上有栅介电层和位于该栅介电层上的栅极。S22、在半导体衬底上形成垫氧化层以及阻挡层，垫氧化层材料为氧化硅、阻挡层材料为氮化硅。具体地，可以先制成垫氧化层，再在垫氧化层上形成阻挡层；或者，也可以先制成阻挡层，再形成一层垫氧化层。S23、在阻挡层上形成光刻胶层，并定义出浅沟槽图形。S24、以光刻胶层为掩膜，以上述第一实施例中提供的刻蚀方法刻蚀阻挡层、垫氧化层和半导体衬底。具体地，施加于反应腔室的偏置功率呈脉冲式变化，源功率低于2000瓦。S25、形成源极和漏极。
可以理解，在上述制造方法之后，还可继续进行CMP工艺和3D封装工艺等现有技术中公开的其他工艺步骤，以最终形成CMOS图像传感器。采用上述制造方法得到的CMOS图像传感器，在刻蚀过程中出现notching现象概率很低、不会形成刻蚀空洞，从而制成良率明显提升。以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
权利要求
1.一种用于制造CMOS图像传感器的刻蚀方法，包括如下步骤: a)、向反应腔室通入制程气体，所述制程气体包括刻蚀气体和侧壁保护气体； b)、向所述反应腔室施加源功率和偏置功率，所述偏置功率呈脉冲式变化； c)、在所述反应腔室中交替进行刻蚀制程和沉积制程； 其中，所述源功率低于2000瓦。
2.按权利要求1所述的刻蚀方法，其特征在于，所述源功率为1400-1800瓦。
3.按权利要求2所述的刻蚀方法，其特征在于，所述偏置功率低于60瓦。
4.按权利要求3所述的刻蚀方法，其特征在于，所述偏置功率的低电平功率低于25瓦，高电平功率高于55瓦。
5.按权利要求1至4中任一项所述的刻蚀方法，其特征在于，所述刻蚀制程的时间低于1.3 秒。
6.按权利要求5所述的刻蚀方法，其特征在于，所述沉积制程的时间高于1.2秒。
7.按权利要求1至4中任一项所述的刻蚀方法，其特征在于，所述偏置功率的脉冲频率为 500-1500HZ。
8.按权利要求7所述的刻蚀方法，其特征在于，所述脉冲的占空比为40%-80%。
9.按权利要求8所述的刻蚀方法，其特征在于，所述偏置功率由一交流电压源提供，所述交流电压源的频率为400KHZ。
10.按权利要求1至4中任一项所述的刻蚀方法，其特征在于，所述刻蚀气体包括SF6,所述侧壁保护气体包括C4F8。
11.一种CMOS图像传感器的制造方法，包括如下步骤: a)、提供包含外围电路区和像素单元区的半导体衬底，所述外围电路区和像素单元区的半导体衬底上有栅介电层和位于该栅介电层上的栅极； b)、在所述半导体衬底上形成垫氧化层和阻挡层； C)、形成光刻胶层，并定义出浅沟槽图形； d)、以如权利要求1中所述的刻蚀方法刻蚀所述阻挡层、垫氧化层和半导体衬底； e)、形成源极和漏极。
全文摘要
本发明涉及一种CMOS图像传感器的制造方法及其所用的刻蚀方法，刻蚀方法包括如下步骤向反应腔室通入制程气体，制程气体包括刻蚀气体和侧壁保护气体；向反应腔室施加源功率和偏置功率，偏置功率呈脉冲式变化；在反应腔室中交替进行刻蚀制程和沉积制程；其中，源功率低于2000瓦。其能有效避免notching现象的出现，从而可提升产品良率，且实施简单、易于推广。
文档编号H01L27/146GK103094297SQ20131005194
公开日2013年5月8日 申请日期2013年2月17日 优先权日2013年2月17日
发明者卞祖洋 申请人:中微半导体设备(上海)有限公司