逻辑兼容rram结构和工艺的利记博彩app
【专利摘要】本发明公开了逻辑兼容RRAM结构和工艺。一种存储器单元和方法包括：通过第一介电层中的第一开口共形形成的第一电极；在第一电极上共形形成的电阻层；在电阻层上共形形成的第二电极；和在第二电极上共形形成的第二介电层，第二介电层包含第二开口。第一介电层形成在包含第一金属层的衬底上。第一电极和电阻层共同包括延伸超出第一开口限定的区域第一距离的第一唇形区域。第二电极和第二介电层共同包括延伸超出第一开口限定的区域第二距离的第二唇形区域。使用延伸穿过第二开口的通孔将第二电极连接至第二金属层。
【专利说明】逻辑兼容RRAM结构和工艺
【技术领域】
[0001]本发明涉及半导体集成电路，更具体而言，涉及RRAM结构和工艺。
【背景技术】
[0002]在过去的数十年间，半导体集成电路产业经历了快速发展。半导体材料和设计中的技术进步产生了日益更小以及更复杂的电路。因为与加工和制造相关的技术也经历了技术进步，所以这些材料和设计进步成为可能。在半导体发展的过程中，随着可以可靠地做出的最小元件的尺寸的减小，每单位面积上的互连器件的数量在增加。
[0003]半导体方面的许多技术进步产生于存储器器件领域。电阻式随机存取存储器(RRAM)是一种非易失性存储器类型，其对于将来的存储器技术的发展是一种可能的侯选物。一般，RRAM单元通常使用介电材料，虽然其在正常情况下绝缘，但是在施加特定电压之后可能通过形成的丝状路径或导电路径导电。一旦形成丝状体，其可以通过适当施加的电压进行设置(即，重新形成，使RRAM单元之间产生更低的电阻)或重新设置(即，断开，使RRAM单元之间产生高电阻)。低阻态和高阻态可以用来根据电阻态指示数字信号“I”或“0”，并因此提供可以储存位元的非易失性存储器单元。
[0004]嵌入式存储器产品，如同许多其他半导体产品，面临制造时间和成本压力。使用更少和/或更简易的工艺步骤来制造RRAM单元的能力是非常需要的。可以至少部分地利用同时形成器件的逻辑区域中所需的结构的相同的工艺步骤中的一些步骤形成的RRAM单元也是非常需要的。因此，期望提供改进的RRAM单元结构和制造工艺。
【发明内容】
[0005]为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种在半导体器件中形成的存储器单元，所述存储器单元包括:第一电极，通过位于第一介电层中的第一开口共形形成，所述第一介电层形成在包含第一金属层的衬底上，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触；电阻层，共形形成在所述第一电极上；第二电极，共形形成在所述电阻层上；以及第二介电层，共形形成在所述第二电极上，所述第二介电层包含第二开口 ；其中:所述第一电极和所述电阻层共同包括延伸超出所述第一开口限定的区域第一距离的第一唇形区域；所述第二电极和所述第二介电层共同包括延伸超出所述第一开口限定的区域第二距离的第二唇形区域；以及使用延伸穿过所述第二开口的通孔将所述第二电极连接至所述第二金属层。
[0006]在所述的存储器单元中，所述第一唇形区域处于第一高度，所述第一高度不同于位于所述第一开口限定的区域中的相应的第一电极和电阻层的第二高度；以及所述第二唇形区域处于第三高度，所述第三高度不同于所述第一高度、所述第二高度和位于所述第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。
[0007]在所述的存储器单元中，所述第一电极包含选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN和Cu所组成的组的至少一种材料；所述第二电极包含选自由Pt、AlCu, TiN, Au、T1、Ta、TaN、W、WN和Cu所组成的组的至少一种材料；所述第一介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料；以及所述第二介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料。
[0008]在所述的存储器单元中，所述电阻层包含选自由NiO、TiO、HfO, ZrO, ZnO、WO3>A1203、Ta0、Mo0和CuO所组成的组的至少一种材料。
[0009]在所述的存储器单元中，所述第一介电层和所述第二介电层是停止层。
[0010]在所述的存储器单元中，所述第一电极的厚度在3nm和50nm之间变化；以及所述第二电极的厚度在3nm和50nm之间变化。
[0011]在所述的存储器单元中，所述电阻层的厚度在Inm和30nm之间变化。
[0012]在所述的存储器单元中，所述第一介电层的厚度在IOnm和50nm之间变化；以及所述第二介电层的厚度在IOnm和50nm之间变化。
[0013]在所述的存储器单元中，所述第二距离在IOnm和30nm之间变化；以及所述第一距离介于IOnm和30nm之间并且大于所述第二距离。
[0014]在所述的存储器单元中，所述第一距离和所述第二距离基本相同。在一个实施例中，所述第一距离和所述第二距离都介于IOnm和60nm之间。
[0015]在所述的存储器单元中，所述第一电极、所述电阻层和所述第二电极形成在第三金属化层的顶部和第四金属化层的顶部之间，所述第三金属化层是所述第一金属层，而所述第四金属化层是所述第二金属层。
[0016]在所述的存储器单元中，所述第一电极、所述电阻层和所述第二电极形成在第四金属化层的顶部和第五金属化层的顶部之间，所述第四金属化层是所述第一金属层，而所述第五金属化层是所述第二金属层。
[0017]在所述的存储器单元中，所述电阻层包括在IOOkQ和10ΜΩ之间变化的高阻态；以及所述电阻层包括在IkQ和IOOkQ之间变化的低阻态。
[0018]根据本发明的另一方面，提供了一种用于形成存储器单元的方法，所述方法包括:形成包含第一金属层的衬底；在所述衬底上形成第一介电层；通过位于所述第一介电层中的第一开口形成共形的第一电极，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触；在所述第一电极上形成共形的电阻层；在所述电阻层上形成共形的第二电极；在所述第二电极上形成共形的第二介电层，所述第二介电层包括第二开口 ；以及使用延伸穿过所述第二开口的通孔将所述第二电极连接至第二金属层；其中:用于形成所述共形的第一电极和所述共形的电阻层的工艺包括形成延伸超出所述第一开口限定的区域第一距离的第一唇形区域；以及用于形成所述共形的第二电极和所述共形的第二介电层的工艺包括形成延伸超出所述第一开口限定的区域第二距离的第二唇形区域。
[0019]在所述的方法中，所述第一唇形区域处于第一高度，所述第一高度不同于位于所述第一开口限定的区域中的相应的第一电极和电阻层的第二高度。在一个实施例中，所述第二唇形区域处于第三高度，所述第三高度不同于所述第一高度、所述第二高度和位于所述第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。
[0020]在所述的方法中，所述第二距离小于所述第一距离。
[0021]在所述的方法中，用于形成所述共形的第一电极和所述共形的第二电极的工艺不包括化学机械抛光(CMP)工艺。[0022]根据本发明的又一方面，提供了一种半导体器件，包括:一个或多个存储器单元，所述一个或多个存储器单元中的每一个存储器单元均包括:第一电极，通过位于第一介电层中的第一开口共形形成，所述第一介电层形成在包含第一金属层的衬底上，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触；电阻层，共形形成在所述第一电极上；第二电极，共形形成在所述电阻层上；和第二介电层，共形形成在所述第二电极上，所述第二介电层包含第二开口 ；其中:所述第一电极和所述电阻层共同包括延伸超出所述第一开口限定的区域第一距离的第一唇形区域；所述第二电极和所述第二介电层共同包括延伸超出所述第一开口限定的区域第二距离的第二唇形区域；使用延伸穿过所述第二开口的通孔将所述第二电极连接至第二金属层；所述第一唇形区域处于第一高度，所述第一高度不同于位于所述第一开口限定的区域中的相应的第一电极和电阻层的第二高度；以及所述第二唇形区域处于第三高度，所述第三高度不同于所述第一高度、所述第二高度和位于所述第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。
【专利附图】
【附图说明】
[0023]当阅读附图时，根据下面详细的描述更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对附图的各种部件没有按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
[0024]图1是示出第一 RRAM单元的横截面表示的简化图。
[0025]图2是示出根据本发明的某些实施例的第二RRAM单元的横截面表示的简化图。
[0026]图3是示出根据本发明的一个实施例的用于制造图2的RRAM单元的方法的简化图。
[0027]图4a至图4i示出根据本发明的某些实施例的在各个制造工艺期间的第二 RRAM单元的横截面表示的简化图。
[0028]图5是根据本发明的某些实施例的包括一个或多个RRAM单元和I/O电路的器件的简化图。
[0029]对于本领域中的技术人员而言，在阅读了下面的详细说明之后，上面简单描述的附图中所公开的各种部件都将是显而易见的。当在各个附图中描述的部件在两个或多个附图之间是共有的时候，为清楚描述起见使用相同的标识符号。
【具体实施方式】
[0030]可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例和实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。而且，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介于第一和第二部件之间的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制附图中的各种部件。
[0031]图1是示出第一 RRAM单元100的横截面表示的简化图。如图1所示,在包括具有嵌入式第一金属层120的第一介电区域110的衬底上形成第一 RRAM单兀100。第一金属层120用于将RRAM单元100连接至半导体器件中的其他电路。使用停止层130将RRAM单元100与第一介电区域110隔离开，停止层130被部分地去除以形成开口从而暴露出第一金属层120。在暴露的第一金属层120和停止层130上形成第一电极140。在第一电极140上形成电阻层150并且其延伸的宽度通常与第一电极140相同。在电阻层150上形成第二电极160。通过在第二金属层190和第二电极160之间形成的通孔180，将RRAM单元连接至第二金属层190。将RRAM单元的上部嵌入第二介电区域170中。
[0032]图1还描述了位于同一半导体器件的相应的逻辑区域中的一种可能的结构。例如，示出将嵌入第三介电区域115中的第三金属层125连接至第四金属层195的互连通孔185。通孔185穿过停止层135连接第三金属层125和第四金属层195。通孔185可以基本嵌入第四介电区域175中。
[0033]图2是示出根据本发明的某些实施例的第二 RRAM单元200的横截面表示的简化图。如图2所示，可以在包括具有嵌入式第一金属层220的第一介电区域210的衬底上形成第二 RRAM单元200。第一金属层220可以用作第一接触件并且用于将RRAM单元200连接至半导体器件中的其他电路。第一金属层220可以位于半导体器件的任何金属化层中，包括第一、第二、第三、第四或第五金属化层中的任何一层。
[0034]在第一介电区域210和第一金属层220上方形成第一停止层230。去除第一停止层230的一部分以形成可以将第一金属层220的至少一部分暴露于RRAM单元200的开口。在一些实施例中，第一停止层230的厚度通常介于IOnm和50nm之间。根据一些实施例，第一停止层230包含一种或多种电介质。例如，一种或多种电介质中的每一种均选自由SiC、SiON、Si3N4等所组成的组。
[0035]在第一停止层230和暴露的第一金属层220的上方共形形成第一电极240。第一电极240在暴露的第一金属层220上方延伸并且形成延伸到第一停止层230的一部分上方的唇形区域(lip region)。在一些实施例中，唇形区域可以延伸超出第一停止层230中的开口，超出距离在20nm和60nm之间变化。在一些实施例中，第一电极240的厚度可以在3nm和50nm之间变化。在一些实施例中，第一电极240包含一种或多种金属。例如,一种或多种金属中的每一种均选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN、Cu等所组成的组。
[0036]在第一电极240上方共形形成电阻层250。电阻层250在第一电极240上方延伸并且形成延伸的宽度与第一电极240基本相同的唇形区域。在一些实施例中，电阻层250的厚度可以在Inm和30nm之间变化。在一些实施例中，电阻层250包含一种或多种金属氧化物。例如，一种或多种金属氧化物中的每一种都选自由NiO、TiO、HfO, ZrO, ZnO、W03、A1203、Ta0、Mo0、Cu0等所组成的组。在一些实施例中，电阻层可以包含电阻率为1014Ω._数量级的HfO。根据一些实施例，电阻层250具有在IOOkQ和10MΩ之间变化的高阻态及在IkQ和IOOkQ之间变化的低阻态。
[0037]在电阻层250上共形形成第二电极260。第二电极260在电阻层250上方延伸并且形成延伸到电阻层250的一部分上方的唇形区域。在一些实施例中，唇形区域可以在电阻层250上方延伸至位于电阻层250上的相应唇形区域的端部的IOnm至30nm内。在一些实施例中，第二电极260的厚度可以在3nm和50nm之间变化。在一些实施例中，第二电极260包含一种或多种金属。例如，一种或多种金属中的每一种均选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN、Cu等所组成的组。
[0038]在第二电极260上共形形成第二停止层270。第二停止层270在第二电极260上方延伸并且形成延伸的宽度与第二电极260基本相同的唇形区域。从第二停止层270的中央区域去除第二停止层270的一部分以暴露出第二电极260的一部分从而可以形成电连接。在一些实施例中，第二停止层270的厚度可以在IOnm和50nm之间变化。根据一些实施例，第二停止层270包含一种或多种电介质。例如，一种或多种电介质中的每一种均选自由SiC、SiON、Si3N4等所组成的组。
[0039]通过在第二金属层290和第二电极260之间形成的通孔280将RRAM单元连接至第二金属层290。RRAM单元的上部嵌入第二介电区域299中。第二金属层290可以位于半导体器件的任何金属化层中，包括第二、第三、第四、第五或第六金属化层中的任何一层。
[0040]图2还描述了位于同一半导体器件的相应的逻辑区域中的一种可能的结构。例如，示出连接嵌入第三介电区域215中的第三金属层225的互连通孔285。互连通孔285穿过第三停止层235连接第三金属层225和第四金属层295。互连通孔285可以基本嵌入第四介电区域298中。进一步如图2所述，并行描述RRAM单元200和相应的逻辑区域以示出位于半导体器件的各个区域中的各个层之间的关系。例如，第一介电区域210和第三介电区域215可以是相同的,第一金属层220和第三金属层225可以都位于半导体器件的同一金属化层中，第一停止层230和第三停止层235可以是相同的，第二介电区域299和第四介电区域298可以是相同的，第二金属层290和第四金属层295可以都位于半导体器件的同一金属化层中。
[0041]如上所述以及在此进一步强调的，图2仅是实例，其不应当不适当地限制权利要求的范围。本领域中的普通技术人员将了解到许多变化、替换和修改。根据一些实施例，第一电极层240、电阻层250、第二电极层260和第二停止层270每一个都形成在第一停止层230上方延伸基本相同距离的唇形区域。在一些实施例中，每一个唇形区域都可以延伸超出第一停止层230中的开口，超出距离在IOnm和60nm之间变化。
[0042]图3是示出根据本发明的一个实施例的用于制造图2的RRAM单元200的方法300的简化图。如图3所示，方法300包括工艺305，提供具有第一金属层的衬底；工艺310，形成第一停止层；工艺315，选择性去除第一停止层；工艺320，形成第一电极层；工艺325，形成电阻层；工艺330，形成第二电极层；工艺335，形成第二停止层；工艺340，选择性去除第二停止层和第二电极层；工艺345，选择性去除电阻层、第一电极和第一停止层；工艺350，形成第二介电层；工艺355,形成通孔沟槽(via trench);工艺360,形成第二金属层图案；和工艺365，形成通孔和第二金属层。根据某些实施例，可以采用如本领域中的普通技术人员将了解的工艺305-365之中的变化来实施制造RRAM单元200的方法300。
[0043]下面将参照图4a至图4i中的一系列横截面图像(以RRAM单元200结束)进一步描述方法300。
[0044]图4a示出根据本发明的某些实施例的衬底的横截面表示的简化图。在工艺305中，提供如图4a所示的具有第一金属层220的衬底。衬底包括嵌入位于RRAM单元的区域中的第一介电区域210中的第一金属层220和相应的嵌入第三介电区域215中的第三金属层225。在一些实施例中，第一介电区域210和第三介电区域215可以是相同的，第一金属层220和第三金属层225可以位于衬底的同一金属化层中。采用任何合适的工艺形成衬底并且可以预先采用化学机械抛光(CMP)平坦化该衬底。
[0045]图4b示出根据本发明的某些实施例的其上形成有第一停止层405的部分形成的RRAM单元的横截面表示的简化图。在工艺310中，如图4b所示，在衬底上形成第一停止层405。在第一介电区域210和第一金属层220上方以及在第三介电区域215和第三金属层225上方形成第一停止层405。通常采用化学汽相沉积(CVD)或物理汽相沉积(PVD)形成第一停止层405。但是，在工艺310中可以使用任何合适的沉积工艺来形成第一停止层405。在一些实施例中，第一停止层405的厚度可以介于IOnm和50nm之间。根据一些实施例,第一停止层405包含一种或多种电介质。例如,一种或多种电介质中的每一种均选自由SiC、SiON、Si3N4等所组成的组。
[0046]图4c示出根据本发明的某些实施例的第一停止层405的一部分被选择性去除的部分形成的RRAM单元的横截面表示的简化图。在工艺315中，选择性去除第一停止层405的一部分以形成如图4c所示的开口 470。开口 470通常位于第一金属层220的区域中并且被去除以暴露出第一金属层220的一部分用于进一步加工。通常采用使用掩模的光刻工艺去除第一停止层405的一部分。例如，使用掩模的光刻工艺是多步骤工艺，包括用光刻胶涂布衬底、烘烤光刻胶、使用确定材料将要被去除的区域和材料将要被保留的区域的图案掩模曝光光刻胶、显影光刻胶以形成蚀刻图案、采用湿法蚀刻或干法蚀刻工艺蚀刻掉衬底的一部分以及去除光刻胶。根据一些实施例，可以采用干法蚀刻工艺蚀刻第一停止层405，然而，可以使用任何合适的蚀刻工艺。
[0047]图4d示出根据本发明的某些实施例的其上形成有第一电极层410的部分形成的RRAM单元的横截面表示的简化图。在工艺320中，在第一停止层405和第一金属层220上形成第一电极层410。通常米用CVD、PVD或原子层沉积(ALD)形成第一电极层410。然而，在工艺320中可以使用任何合适的沉积工艺来形成第一电极层410。第一电极层410通常是共形的。在一些实施例中，通过形成共形的第一电极层410，通常避免了用于平坦第一电极层410的CMP工艺步骤。在一些实施例中，第一电极层410的厚度通常可以介于30nm和50nm之间。在一些实施例中，第一电极层410包含一种或多种金属。例如,一种或多种金属中的每一种均选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN、Cu等所组成的组。
[0048]图4e示出根据本发明的某些实施例的其上形成有电阻层415、第二电极层420和第二停止层425的部分形成的RRAM单元的横截面表示的简化图。在工艺325中，在第一电极层410上形成电阻层415。通常采用CVD或ALD形成电阻层415。然而，在工艺325中可以使用任何合适的沉积工艺来形成电阻层415。电阻层415通常是共形的。在一些实施例中，电阻层415的厚度可以介于Inm和30nm之间。在一些实施例中，电阻层415包含一种或多种金属氧化物。例如，一种或多种金属氧化物中的每一种都选自由Ni0、Ti0、Hf0、Zr0、ZnO、WO3> A1203、TaO, MoO, CuO 等所组成的组。
[0049]在工艺330中，在电阻层415上形成第二电极层420。通常采用CVD、PVD或ALD形成第二电极层420。然而，在工艺330中可以使用任何合适的沉积工艺来形成第二电极层420。第二电极层420通常是共形的。在一些实施例中，通过形成共形的第二电极层420，通常避免了用于平坦第二电极层420的CMP工艺步骤。在一些实施例中，第二电极层420的厚度可以介于30nm和50nm之间。在一些实施例中，第二电极层420包含一种或多种金属。例如，一种或多种金属中的每一种均选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN、Cu等所组成的组。
[0050]在工艺335中，如图4e所示，形成第二停止层425。在第二电极层420上方形成第二停止层425。通常采用CVD或PLD形成第二停止层425。然而，在工艺335中可以使用任何合适的沉积工艺来形成第二停止层425。第二停止层425是共形的以简化方法300中后面的工艺步骤。在一些实施例中，第二停止层425的厚度通常可以介于IOnm和50nm之间。根据一些实施例，第二停止层425包含一种或多种电介质。例如，一种或多种电介质中的每一种均选自由SiC、SiON、Si3N4等所组成的组。
[0051]图4f示出根据本发明的某些实施例的在去除部分的第二停止层425和第二电极层420之后的部分形成的RRAM单元的横截面表示的简化图。在工艺340中，如图4f所示，去除第二停止层425和第二电极层420的选定部分。通常采用使用掩模的光刻工艺去除第二停止层425和第二电极层420的选定部分。根据一些实施例，可以使用干法蚀刻工艺蚀刻第二停止层425和第二电极层420，然而，可以使用任何合适的蚀刻工艺。去除足够部分的第二停止层425以在RRAM单元内形成第二停止层部分430以及去除足够部分的第二电极层420以形成第二电极260。仅去除足够部分的第二停止层425和第二电极层420从而使第二停止层部分430和第二电极260共同形成位于电阻层415上方的延伸超出第一停止层405中的开口 470(参见图4c)限定的区域的第一唇形区域。根据一些实施例，第一唇形区域在每侧上延伸超出开口 470的距离可以为IOnm至60nm。
[0052]图4g示出根据本发明的某些实施例的在去除部分的电阻层415、第一电极层410和第一停止层405之后的部分形成的RRAM单元的横截面表示的简化图。在工艺345中，如图4g所示，去除电阻层415、第一电极层410和第一停止层405的选定部分。通常采用使用掩模的光刻工艺去除电阻层415、第一电极层410和第一停止层405的选定部分。根据一些实施例，可以使用干法蚀刻工艺蚀刻电阻层415、第一电极层410和第一停止层405，然而可以使用任何合适的蚀刻工艺。去除足够部分的电阻层415以形成RRAM电阻层250，去除足够部分的第一电极层410以形成第一电极240，以及去除足够部分的第一停止层405以形成位于RRAM单元内的第一停止层230和位于半导体器件的逻辑部分中的减薄的第三停止层435。仅去除足够部分的电阻层415和第一电极层410从而使RRAM电阻层250和第一电极240共同形成位于第一停止层230上方并延伸超出第一停止层405中的开口 470 (参见图4c)限定的区域的第二唇形区域。根据一些实施例，第二唇形区域在每侧上延伸超出开口 470的距离可以为IOnm至60nm。在一些实施例中，第二唇形区域在每侧上延伸超出开口 470的距离与第一唇形区域基本相同。在一些实施例中，第二唇形区域在每侧上延伸超出第一唇形区域的距离为IOnm至30nm。仅去除足够厚度的第一停止层405从而使剩余的第一停止层230和减薄的第三停止层435可以用于后续加工步骤。
[0053]图4h示出根据本发明的某些实施例的其上形成有第二介电区域440的部分形成的RRAM单元的横截面表示的简化图。在工艺350中，通常采用CVD、PVD或ALD形成第二介电区域440。然而，在工艺350中可以使用任何合适的沉积工艺来形成第二介电区域440。
[0054]图4i示出根据本发明的某些实施例的具有在第二介电区域440、第二停止层部分430以及减薄的第三停止层435中形成的通孔沟槽460和465的部分形成的RRAM单元的横截面表示的简化图。在工艺355中，如图4i所示，选择性去除部分的第二介电区域440、第二停止层部分430和减薄的第三停止层435以分别在部分形成的RRAM单元和逻辑区域中形成通孔沟槽460和465。通常采用使用掩模的光刻工艺形成通孔沟槽460和465。根据一些实施例，通孔沟槽460和465可能需要两步蚀刻加工。第一蚀刻步骤可以用于选择性去除第二介电区域440中期望形成通孔沟槽460和465的一部分。第二蚀刻步骤可以用于选择性去除第二停止层部分430和减薄的第三停止层435中期望形成通孔沟槽460和465期望的一部分。因为RRAM单元在第一金属层220和第二停止层部分430之间的厚度相对于位于第二停止层部分430以及减薄的第三停止层435上方的第二介电区域440的厚度足够小，采用相同的工艺步骤在RRAM单元中形成通孔沟槽460以及在逻辑区域中形成通孔沟槽465是可能的。在某些实施例中，小心地控制第一蚀刻步骤的持续时间从而使其不会过度蚀刻第二停止层部分430 (这种过度蚀刻在第二蚀刻步骤期间可能对RRAM单元造成损伤)，但是又足以暴露出逻辑区域中的减薄的第三停止层435。
[0055]在工艺360中，在第二介电区域440中形成第二金属图案。通常采用使用掩模的光刻工艺去除部分第二介电区域440以形成第二金属图案。根据一些实施例，可以采用干法蚀刻工艺蚀刻第二介电区域，然而，可以使用任何合适的蚀刻工艺。
[0056]在工艺365中，在第二介电区域440中形成通孔280和285、第二金属层290和第四金属层295以形成如图2所示的RRAM单元。通常采用CVD、PVD或ALD形成通孔280和285、第二金属层290和第四金属层295。然而,在工艺365中可以使用任何合适的沉积工艺来形成通孔280和285、第二金属层290和第四金属层295。
[0057]图5是根据本发明的某些实施例的包括一个或多个RRAM单元200和I/O电路510的器件500的简化图。器件500的实例包括处理器、控制器、逻辑器件等，其中RRAM单元200至少部分地提供嵌入式存储器。可选地，器件500可以是单机存储器器件，其中器件500的重要部分包括RRAM单元200。
[0058]根据某些实施例，在半导体器件中形成的存储器单元包括通过第一介电层中的第一开口共形形成的第一电极；在包含第一金属层的衬底上形成的第一介电层；被配置成在第一电极和第一金属层之间实现物理接触的第一开口。存储器单元还包括在第一电极上共形形成的电阻层、在电阻层上共形形成的第二电极和在第二电极上共形形成的第二介电层，第二介电层包括第二开口。第一电极和电阻层共同包括延伸超出第一开口限定的区域第一距离的第一唇形区域。第二电极和第二介电层共同包括延伸超出第一开口限定的区域第二距离的第二唇形区域。使用延伸穿过第二开口的通孔将第二电极连接至第二金属层。
[0059]在一些实施例中，第一唇形区域所处的第一高度不同于位于第一开口限定的区域中相应的第一电极和电阻层的第二高度。在一些实施例中，第二唇形区域所处的第三高度不同于第一高度、第二高度和位于第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。在一些实施例中，第一电极包含选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN和Cu所组成的组的至少一种材料。在一些实施例中,第二电极包含选自由Pt、AlCu、TiN、Au、T1、Ta、TaN、W、WN和Cu所组成的组的至少一种材料。在一些实施例中，电阻层包含选自由Ni0、Ti0、Hf0、Zr0、Zn0、W03、Al203、Ta0、Mo0和CuO所组成的组的至少一种材料。在一些实施例中，第一介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料。在一些实施例中，第二介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料。
[0060]在一些实施例中，第一介电层和第二介电层是停止层。在一些实施例中，第一电极的厚度在3nm和50nm之间变化。在一些实施例中，第二电极的厚度在3nm和50nm之间变化。在一些实施例中，电阻层的厚度在Inm和30nm之间变化。在一些实施例中，第一介电层的厚度在IOnm和50nm之间变化。在一些实施例中，第二介电层的厚度在IOnm和50nm之间变化。在一些实施例中，第二距离在IOnm和30nm之间变化，第一距离位于IOnm和30nm之间并且第一距离比第二距离长。在一些实施例中，第一距离和第二距离基本相同。在一些实施例中，第一距离和第二距离位于IOnm和60nm之间。在一些实施例中，在第三金属化层的顶部和第四金属化层的顶部之间形成第一电极、电阻层和第二电极，第三金属化层是第一金属层，而第四金属化层是第二金属层。在一些实施例中，在第四金属化层的顶部和第五金属化层的顶部之间形成第一电极、电阻层和第二电极，第四金属化层是第一金属层，第五金属化层是第二金属层。在一些实施例中，电阻层包括在IOOkQ和10ΜΩ之间变化的高阻态及在IkQ和IOOkQ之间变化的低阻态。
[0061]根据某些实施例，一种用于形成存储器单元的方法包括形成包含第一金属层的衬底；在衬底上形成第一介电层；通过第一介电层中的第一开口形成共形的第一电极；在第一电极上形成共形的电阻层；在电阻层上形成共形的第二电极；在第二电极上形成共形的第二介电层，第二介电层包括第二开口，并且使用延伸穿过第二开口的通孔将第二电极连接至第二金属层。将第一开口配置成在第一电极和第一金属层之间实现物理接触。用于形成共形的第一电极和共形的电阻层的工艺包括形成延伸超出第一开口限定的区域第一距离的第一唇形区域。用于形成共形的第二电极和共形的第二介电层的工艺包括形成延伸超出第一开口限定的区域第二距离的第二唇形区域。
[0062]在一些实施例中，第一唇形区域所处的第一高度不同于位于第一开口限定的区域中的相应的第一电极和电阻层的第二高度。在一些实施例中，第二唇形区域所处的第三高度不同于第一高度、第二高度和位于第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。在一些实施例中，第二距离小于第一距离。在一些实施例中，用于形成共形的第一电极和共形的第二电极的工艺不包括化学机械抛光(CMP)工艺。
[0063]根据某些实施例，一种半导体器件包括一个或多个存储器单元。一个或多个存储器单元中的每一个都包括通过第一介电层中的第一开口共形形成的第一电极；在包含第一金属层的衬底上形成的第一介电层；被配置成在第一电极和第一金属层之间实现物理接触的第一开口。一个或多个存储器单元中的每一个还包括在第一电极上共形形成的电阻层；在电阻层上共形形成的第二电极；和在第二电极上共形形成的第二介电层，第二介电层包含第二开口。第一电极和电阻层共同包括延伸超出第一开口限定的区域第一距离的第一唇形区域。第二电极和第二介电层共同包括延伸超出第一开口限定的区域第二距离的第二唇形区域。使用延伸穿过第二开口的通孔将第二电极连接至第二金属层。第一唇形区域所处的第一高度不同于位于第一开口限定的区域中的相应的第一电极和电阻层的第二高度。第二唇形区域所处的第三高度不同于第一高度、第二高度和位于第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。
[0064]上面论述了若干实施例的部件，使得本领域中的技术人员可以更好地理解详细的说明。本领域中的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文中所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域中的技术人员也应该意识到，这些等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种在半导体器件中形成的存储器单元，所述存储器单元包括: 第一电极，通过位于第一介电层中的第一开口共形形成，所述第一介电层形成在包含第一金属层的衬底上，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触； 电阻层，共形形成在所述第一电极上； 第二电极，共形形成在所述电阻层上；以及 第二介电层，共形形成在所述第二电极上，所述第二介电层包含第二开口 ； 其中: 所述第一电极和所述电阻层共同包括延伸超出所述第一开口限定的区域第一距离的第一唇形区域； 所述第二电极和所述第二介电层共同包括延伸超出所述第一开口限定的区域第二距离的第二唇形区域；以及 使用延伸穿过所述第二开口的通孔将所述第二电极连接至所述第二金属层。
2.根据权利要求1所述的存储器单元，其中: 所述第一唇形区域处于第一高度，所述第一高度不同于位于所述第一开口限定的区域中的相应的第一电极和电阻层的第二高度；以及 所述第二唇形区域处于第三高度，所述第三高度不同于所述第一高度、所述第二高度和位于所述第一开口限定的区 域中的相应的第二电极和第二介电层的第四高度。
3.根据权利要求1所述的存储器单元，其中: 所述第一电极包含选自由Pt、AlCu, TiN, Au、T1、Ta、TaN, W、WN和Cu所组成的组的至少一种材料； 所述第二电极包含选自由Pt、AlCu, TiN, Au、T1、Ta、TaN, W、WN和Cu所组成的组的至少一种材料； 所述第一介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料；以及 所述第二介电层包含选自由SiC、SiON和Si3N4所组成的组的至少一种材料。
4.根据权利要求1所述的存储器单元，其中所述电阻层包含选自由Ni0、Ti0、Hf0、Zr0、ZnO、WO3> A1203、TaO, MoO和CuO所组成的组的至少一种材料。
5.根据权利要求1所述的存储器单元，其中所述第一介电层和所述第二介电层是停止层。
6.根据权利要求1所述的存储器单元，其中所述第一电极、所述电阻层和所述第二电极形成在第三金属化层的顶部和第四金属化层的顶部之间，所述第三金属化层是所述第一金属层，而所述第四金属化层是所述第二金属层。
7.根据权利要求1所述的存储器单元，其中所述第一电极、所述电阻层和所述第二电极形成在第四金属化层的顶部和第五金属化层的顶部之间，所述第四金属化层是所述第一金属层，而所述第五金属化层是所述第二金属层。
8.根据权利要求1所述的存储器单元，其中: 所述电阻层包括在IOOkQ和IOMΩ之间变化的高阻态；以及 所述电阻层包括在IkQ和IOOkQ之间变化的低阻态。
9.一种用于形成存储器单元的方法，所述方法包括:形成包含第一金属层的衬底； 在所述衬底上形成第一介电层； 通过位于所述第一介电层中的第一开口形成共形的第一电极，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触； 在所述第一电极上形成共形的电阻层； 在所述电阻层上形成共形的第二电极； 在所述第二电极上形成共形的第二介电层，所述第二介电层包括第二开口；以及 使用延伸穿过所述第二开口的通孔将所述第二电极连接至第二金属层； 其中: 用于形成所述共形的第一电极和所述共形的电阻层的工艺包括形成延伸超出所述第一开口限定的区域第一距离的第一唇形区域；以及 用于形成所述共形的第二电极和所述共形的第二介电层的工艺包 括形成延伸超出所述第一开口限定的区域第二距离的第二唇形区域。
10.一种半导体器件，包括: 一个或多个存储器单元，所述一个或多个存储器单元中的每一个存储器单元均包括:第一电极，通过位于第一介电层中的第一开口共形形成，所述第一介电层形成在包含第一金属层的衬底上，所述第一开口被配置成在所述第一电极和所述第一金属层之间实现物理接触； 电阻层，共形形成在所述第一电极上； 第二电极，共形形成在所述电阻层上；和 第二介电层，共形形成在所述第二电极上，所述第二介电层包含第二开口 ； 其中: 所述第一电极和所述电阻层共同包括延伸超出所述第一开口限定的区域第一距离的第一唇形区域； 所述第二电极和所述第二介电层共同包括延伸超出所述第一开口限定的区域第二距离的第二唇形区域； 使用延伸穿过所述第二开 口的通孔将所述第二电极连接至第二金属层； 所述第一唇形区域处于第一高度，所述第一高度不同于位于所述第一开口限定的区域中的相应的第一电极和电阻层的第二高度；以及 所述第二唇形区域处于第三高度，所述第三高度不同于所述第一高度、所述第二高度和位于所述第一开口限定的区域中的相应的第二电极和第二介电层的第四高度。
【文档编号】H01L27/24GK103811514SQ201310028373
【公开日】2014年5月21日 申请日期:2013年1月24日 优先权日:2012年11月12日
【发明者】涂国基, 朱文定, 廖钰文, 张至扬, 陈侠威, 杨晋杰 申请人:台湾积体电路制造股份有限公司