用于高压应用的具有改进端子结构的沟槽型dmos器件的利记博彩app
【专利摘要】提供了一种用于半导体器件的端子结构。所述端子结构包括具有有源区和端子区的半导体衬底。端子沟槽位于所述端子区内并且从所述有源区的边界朝向所述半导体衬底的边缘延伸。MOS栅形成在所述端子沟槽的邻近所述边界的侧壁上。至少一个保护环沟槽在所述端子沟槽的远离所述有源区的一侧上形成于所述端子区中。端子结构氧化物层形成在所述端子沟槽和所述保护环沟槽上。第一导电层形成在所述半导体衬底的背面表面上。第二导电层形成在所述有源区和所述端子区顶上。
【专利说明】用于高压应用的具有改进端子结构的沟槽型DMOS器件
【技术领域】
[0001] 本发明一般涉及半导体器件，更具体地，涉及用于沟槽型M0S器件的端子结构。
【背景技术】
[0002] 传统上，肖特基二极管包括通常由单晶硅制成的重掺杂的半导体衬底。第二层覆 盖衬底。被称为漂移区的第二层被具有与衬底相同的导电类型的载流子的杂质较少地重掺 杂。金属层或金属硅化物层与轻掺杂的漂移区形成肖特基接触并且形成二极管阳极。
[0003] 当形成诸如肖特基二极管的单极组件时，出现两个相对的限制。具体地讲，组件应 该在具有高击穿电压的同时，表现出最低可能的导通状态电阻（Ron)。最小化导通状态电阻 使被较少掺杂层的厚度最小化并且使这个层的掺杂最大化。相反地，为了得到高反向击穿 电压，被较少掺杂层的掺杂必须被最小化并且其厚度必须被最大化，同时避免形成其中等 势面强烈弯曲的区域。
[0004] 已经提供了各种解决方案来权衡这些相对的限制，这造成开发出沟槽型M0S电容 肖特基二极管结构，这些结构被称为沟槽型M0S势垒肖特基（TMBS)二极管。在这种器件的 示例中，沟槽区形成在被具有与下伏衬底相同的导电类型的杂质较少地重掺杂的厚漂移层 的上部中。用M0S结构填充沟槽区。蒸发阳极金属层以覆盖整个表面并且阳极金属层与下 伏的漂移区形成肖特基接触。
[0005] 当被反向偏置时，绝缘的导电区域造成电荷在漂移区中横向耗尽，这样改变了该 层中的等势面分布。这样能够增加漂移区的掺杂，从而减小导通状态电阻，而对反向击穿电 压没有负面影响。
[0006] 实现高压肖特基整流器的关键问题是其端子区的设计。如同任何电压设计一样， 由于不存在自身多单元保护（self multi-cell protection)和曲率效应，导致端子区倾向 于较高的电场。结果，击穿电压通常从其理想值急剧减小。为了避免这种减小，端子区应该 被设计成减小器件边缘（靠近有源区）处的电场的拥挤。减少电场拥挤的传统方法包括具 有硅局部氧化（L0C0S)区域、场板、保护环、沟槽及其各种组合的端子结构。例如，在一些器 件中，采用了多个保护环沟槽。在美国专利No. 6, 396, 090中示出了包括传统端子区的肖特 基二极管的一个示例。
[0007] 图1示出在美国专利申请No. 12/724, 771中示出的类型的TMBS肖特基二极管的 有源区和端子区的简化剖视图。有源区包括利用第一导电类型（例如，n+型）的掺杂物重 掺杂的半导体衬底100B。第一层100A形成在衬底100B上并且利用第一导电类型（例如， η-型）的掺杂物更轻地掺杂。沟槽110(只示出其中一个）形成在第一层100A中。沟槽 110衬有绝缘层125并且填充有诸如掺杂的多晶硅的导电材料140。金属层165形成在导 电材料140和第一层100Α被暴露的表面上方，从而在金属层165和第一层100Α之间的界 面处形成肖特基接触160。阴极电极（未示出）位于半导体衬底100Β的背面上。
[0008] 图1中示出的TMBS肖特基二极管的端子区包括端子沟槽120,端子沟槽120从具 有有源区的边界112朝向半导体衬底100B的边缘延伸。M0S栅122形成在端子区的邻近 具有有源区的边界112的侧壁上。MOS栅122包括绝缘材料128和导电材料122。绝缘材 料128衬在M0S栅122所处的侧壁和第一层100A邻近侧壁的那部分上。导电材料122覆 盖绝缘材料128。端子氧化物层150形成在端子沟槽120中并且从M0S栅122朝向器件的 边缘延伸。位于有源区中的金属层165延伸到端子区中并且覆盖M0S栅122和端子氧化物 层150的一部分，从而限定场板。
[0009] 遗憾的是，对于高电压应用，这些端子区的传统设计只有有限的成功，因为端子区 的表面上的电场分布还远远不够理想。因为漂移区的长度有限，所以由于不对称性，导致在 有源区末端，电场快速上升。结果，器件的击穿主要是边缘击穿。
[0010] 图1中示出的传统器件被驱动至200V，但此时，其性能已经在劣化，因为在端子区 的表面上发生早期击穿。因此，这个设计的可靠性很大程度上取决于端子区中的场板165 的末端位置。通常，可以只控制在形成场板165时使用的金属湿蚀刻过程，使其精度在大约 ±6 μ m内，并且这种可变性会对器件的反向阻断电压产生显著影响。例如，短的场板将扩大 最后一个有源单元的拐角附近的电场，从而导致过早击穿。另一方面，延伸到靠近远端分隔 件的点的较长场板也可以降低击穿电压，同时还造成其伸长金属末端的机械应力。
[0011] 延伸的金属 长度变化 -4 -2 0 +2 +4 +6 +8 (μαι)________ 击穿电压， 235 277 278 276 271 269 261 Vbr(V)________ 击穿波动 -15.5 -0 72 - -0.72 -2 52 -3.24 -6.14 (%) _______
[0012] 表1 :传统TMBS端子的击穿电压与金属场板长度
[0013] 表1示出击穿电压随着金属场板长度的变化而变化。通过模拟针对具有20 μ m端 子沟槽的高击穿电压TMBS器件而设计的漂移层，得到数据。应该注意，与漂移区具有相同 参数的单位单元的击穿电压是375V，如表示出的，能用传统端子设计实现的最高击穿电压 是理想值的74%。
【发明内容】
[0014] 根据本发明，提供了一种半导体器件的端子结构。所述端子结构包括具有有源区 和端子区的半导体衬底。端子沟槽位于所述端子区内并且从所述有源区的边界朝向所述半 导体衬底的边缘延伸。M0S栅形成在所述端子沟槽的邻近所述边界的侧壁上。至少一个保 护环沟槽在所述端子沟槽的远离所述有源区的一侧上形成于所述端子区中。端子结构氧化 物层形成在所述端子沟槽和所述保护环沟槽上。第一导电层形成在所述半导体衬底的背面 表面上。第二导电层形成在所述有源区和所述端子区顶上。
[0015] 根据本发明的另一个方面，提供了一种肖特基二极管，所述肖特基二极管包括半 导体衬底，所述半导体衬底具有形成在所述半导体衬底的有源区中的彼此分隔开的多个沟 槽M0S器件。端子沟槽位于所述端子区中并且从所述有源区的边界朝向所述半导体衬底的 边缘延伸。至少一个保护环沟槽在所述端子沟槽的远离所述有源区的一侧上形成于所述端 子区中。M0S栅形成在所述端子沟槽的邻近所述边界的侧壁上。端子结构氧化物层形成在 所述端子沟槽上，覆盖所述M0S栅的一部分并且在所述至少一个保护环沟槽上方并且朝向 所述衬底的边缘延伸。第一导电层形成在所述半导体衬底的背面表面上。第二导电层形成 在所述有源区的顶上，以利用位于所述沟槽M0S器件中的相邻沟槽M0S器件之间的所述衬 底的一个或多个部分限定一个或多个肖特基势垒。场板在所述M0S栅的被暴露部分和设置 在所述端子沟槽和所述保护环沟槽上的所述端子结构氧化物层的一部分上方延伸。
【专利附图】
【附图说明】
[0016] 图1是传统TMBS肖特基二极管或整流器的简化局部视图。
[0017] 图2示出按照本发明构造的TMBS肖特基二极管的有源区和端子区的剖视图。
[0018] 图3示出图2中示出的器件和传统TMBS的作为金属长度的函数的击穿电压（BV) 的比较。
[0019] 图4示出250V反向偏压下的图2中示出的实施例的沿着y轴的电场和传统TMBS 的电场二者。
[0020] 图5至图8示出可用于构造图2的器件的过程步骤的一个示例。
[0021] 图9示出具有分段金属场板的端子结构的替代实施例。
【具体实施方式】
[0022] 如以下详细描述的，提供减少了上述问题的端子结构。该结构包括端子沟槽以及 延伸超出端子沟槽并且用作保护环的一个或多个另外的沟槽单元。延伸的金属场板覆盖端 子沟槽和一个或多个保护环。这种端子结构可以延伸电场分布的边界，同时另外的保护环 可以进一步减少因场板长度的变化引起的对电场分布的影响。将呈现表示多达4个保护环 对击穿电压的影响的模拟结果。
[0023] 图2示出按照本发明的一个示例构造的TMBS肖特基二极管的有源区和端子区的 剖视图。有源区包括利用第一导电类型（例如，n+型）的掺杂物重掺杂的半导体衬底110B。 第一层100A形成在衬底100B上并且利用第一导电类型（例如，η-型）的掺杂物更轻地掺 杂。沟槽110(只示出其中一个）形成在第一层100Α中。沟槽110衬有绝缘层125并且填 充有诸如掺杂的多晶娃的导电材料140。金属层165形成在导电材料140和第一层100Α被 暴露的表面上方，从而在金属层165和第一层100Α之间的界面处形成肖特基接触。阴极电 极（未不出）位于半导体衬底100Β的背面上。
[0024] 图2中示出的TMBS肖特基二极管的端子区包括端子沟槽120,端子沟槽120开始 于具有有源区的边界112并且朝向半导体衬底100B的边缘延伸。超出端子沟槽120之外， 更靠近漂移区100A的边缘的是作为端子区的部分的一个或多个沟槽单元111。在这个示例 中，示出两个这样的沟槽单元111。
[0025] M0S栅122形成在端子沟槽120的邻近具有有源区的边界112的侧壁上。M0S栅 122包括绝缘材料128和导电材料123。绝缘材料128衬在M0S栅122所处的侧壁和第一 层100A邻近侧壁的那部分上。导电材料123覆盖绝缘材料128。
[0026] 沟槽单元111衬有绝缘层126并且填充有诸如掺杂的多晶硅的导电材料141。端 子氧化物层150形成在端子沟槽120中并且从M0S栅122朝向器件的边缘并且在端子沟槽 120的远端侧壁113上方延伸并且覆盖保护环沟槽111。位于有源区中的金属层165延伸 到端子区中并且覆盖端子沟槽120以及保护环沟槽111。用作场板的金属层165可以朝向 器件的边缘延伸超出保护环沟槽111。
[0027] 图3示出各种金属场板长度的影响下的击穿电压波动。在附图中示出的击穿电压 被表示为没有端子的TMBS有源单元的理想击穿电压的百分数。三条曲线属于三个器件： 两个针对如图2中的实施例，但具有一个或四个保护环沟槽。另一个具有如图1中的传统 TMBS端子。如可以看出的，具有多个保护环沟槽的组合端子沟槽不能仅仅增强击穿电压， 而且还降低了 BV对金属长度的敏感度。这个附图中的最大击穿电压可以达到其理想值的 94%，而传统端子仅为最高值的75%。
[0028] 图4比较图2和图1中示出的端子结构的250V反向偏压下的沿着y轴的电场。在 传统TMBS中，在阳极金属末尾处出现峰值场。如可以观察到的，增加保护环沟槽延伸了场 分布从而增大了反向能力。
[0029] 图2中示出的结构的一个重要优点是，其构造不需要构造图1中示出的传统TMBS 器件所使用的过程步骤之外的任何另外的过程步骤。相比于传统的边缘端子技术，不需要 另外控制扩散过程或者不需要复杂的多场板设置。例如，可以与有源区中的沟槽同时地形 成用于保护环的沟槽。另外，绝缘层125和126可以彼此同时地形成并且导电材料140和 141可以彼此同时地沉积。
[0030] 将参照图5至图8描述可用于形成图2的TMBS肖特基二极管的方法的一个示例。 在这个示例中，同时形成肖特基二极管及其端子结构，尽管不总是需要如此。
[0031] 图5是半导体衬底100的剖视图，半导体衬底100包括具有第一导电类型（例 如，η-型）的掺杂物的第一层100A和被第一导电类型（例如，n+型）的掺杂物更重地掺 杂的基体衬底100B。通过化学气相沉积（CVD)在第一衬底100A上形成（例如）厚度约 2000-10, 000埃的氧化物层101。接下来，在氧化物层101上涂覆光致抗蚀剂（未示出），以 限定有源区中的多个有源区沟槽110、端子区中的端子沟槽120和端子沟槽之后的保护环 沟槽111。在这个示例中，示出两个保护环沟槽，但本领域技术人员应该认识到，可以使用相 同的过程形成具有任何数量的保护环沟槽的器件。沟槽110通过台面115相互分隔开并且 保护环沟槽111通过台面116相互地分开并且与端子沟槽120分开。在一个示例中，有源 区沟槽110中的每个的宽度约为0. 2微米至2. 0微米。端子沟槽120形成从有源区的边缘 到半导体衬底1〇〇(或晶粒）的边缘的边界并且限定端子区。在一个示例中，端子沟槽120 的宽度是12 μ m并且保护环沟槽宽度是0. 5 μ m。
[0032] 参照图6,在去除氧化物层101之后，执行高温氧化过程，形成栅氧化物层125。在 第一沟槽110的侧壁110A和底部110B和第二沟槽120的侧壁120A和底部120B上和台 面115的表面上形成栅氧化物层125,在一些示例中，栅氧化物层125的厚度在约150埃和 3000埃之间。在保护环沟槽111的侧壁111A和111B上也形成栅氧化物层125。可在单个 过程中同时地形成衬在所有各种沟槽内的栅氧化物层125。作为氧化过程的替代，可通过高 温沉积形成栅氧化物层125,以形成HTO(高温氧化物沉积）层。
[0033] 接下来，也参照图6,通过CVD在栅氧化物125上形成第一导电层140并且第一导 电层140填充有源沟槽110、端子沟槽120和保护环沟槽111。第一导电层140的厚度使得 其在台面115和116上延伸。第一导电层140可以是诸如金属、掺杂的多晶娃或掺杂的非 晶硅的任何合适材料。第一导电层140可以具有约0.5微米至约3.0微米的厚度。为了防 止在沟槽110的内部部分中形成空隙，第一导电层140可以是具有好的阶梯覆盖的、通过 LPCVD (低压CVD)过程形成的多晶硅。然而，在一些情况下，相比于多晶硅，非晶硅能够更好 地消除空隙。为了使非晶硅导电，可以采用重结晶过程。
[0034] 现在，参照图7,执行各向异性蚀刻，以去除过量的第一导电层140。在这个蚀刻过 程之后，在衬在端子沟槽120的侧壁上的氧化物层125上用导电材料形成至少一个分隔件 状的M0S栅122。如所示出的，也可以在端子沟槽120的相对侧壁上形成M0S栅122。在一 些示例中，分隔件状的M0S栅122的宽度（沿着示出的剖视图）约等于端子沟槽120的高 度。
[0035] 接下来，使用蚀刻过程，在端子区中形成电介质层150。电介质层150可以是（例 如）诸如LPTE0S或PETE0S层或0 3-TE0S或ΗΤ0层的TE0S层。在一些示例中，电介质层150 的厚度可以在约〇. 2微米和1. 0微米之间。电介质层150部分地覆盖M0S栅122和端子沟 槽120的剩余部分以及覆盖保护环沟槽111和第一层110A在端子沟槽120和保护环沟槽 111之间的那些部分的氧化物层125。
[0036] 接下来，在图8中，执行溅射或其它合适的过程，在整个结构上沉积导电层165,以 在台面115上形成肖特基接触区115A。导电层165可以由可利用下伏的第一层100A形成 肖特基二极管的任何材料形成。例如，第二导电层160可以是金属氮化物层。最后，在衬底 100B的背面上沉积阴极电极170。
[0037] 图9示出本发明的替代实施例。主要结构与图2中描述的实施例类似，不同的是， 在保护环区域上局部蚀刻阳极金属，从而形成分段场板作为浮置电极。
[0038] 示例
[0039] 通过示例性方式，将指明包括四个保护环的本发明的一个特定实施例的各种结构 尺寸和参数。在这个实施例中，端子沟槽120具有范围在10微米至50微米的宽度和具有可 以与有源区中的沟槽110的深度相同或不同的深度。根据特定设计和所需的器件特性（例 如，电压能力、速度、漏电流），端子沟槽120的深度可以在0. 5微米至10微米的范围内。位 于端子沟槽120内的电介质层150可以是厚度在约1500埃至15, 000埃之间的二氧化硅层， 这取决于所需的阻断电压和材料的组分。
[0040] 保护环沟槽具有0. 2微米和2. 0微米之间的宽度和0. 5微米和10微米之间的深 度。保护环沟槽的宽度和深度可以彼此相同或不同。因导电层160和165延伸到端子区中 而限定的场板可以具有端子沟槽120中的约5微米和50微米之间的长度。
[0041] 应该注意，上述的端子结构可以与仅仅通过示例的方式呈现的TMBS肖特基二极 管之外的器件结合使用。例如，端子结构可以应用于诸如双扩散型金属氧化物半导体场效 应晶体管（DM0SFET)、绝缘栅型双极性晶体管（IGBT)和其它沟槽型M0S器件的任何功率晶 体管。
【权利要求】
1. 一种用于半导体器件的端子结构，所述端子结构包括： 半导体衬底，所述半导体衬底具有有源区和端子区； 端子沟槽，所述端子沟槽位于所述端子区内并且从所述有源区的边界朝向所述半导体 衬底的边缘延伸； MOS栅，所述MOS栅形成在所述端子沟槽的邻近所述边界的侧壁上； 至少一个保护环沟槽，所述至少一个保护环沟槽在所述端子沟槽的远离所述有源区的 一侧上形成于所述端子区中； 端子结构氧化物层，所述端子结构氧化物层形成在所述端子沟槽和所述保护环沟槽 上； 第一导电层，所述第一导电层形成在所述半导体衬底的背面表面上；以及 第二导电层，所述第二导电层形成在所述有源区和所述端子区顶上。
2. 根据权利要求1所述的端子结构，其中所述MOS栅包括导电层和形成在所述端子沟 槽的底部和所述导电层之间的栅氧化物层。
3. 根据权利要求1所述的端子结构，其中所述半导体器件是肖特基二极管。
4. 根据权利要求3所述的端子结构，其中所述肖特基二极管是在所述衬底的所述有源 区中包括至少一个沟槽的TMBS肖特基二极管。
5. 根据权利要求4所述的端子结构，其中所述至少一个沟槽衬有氧化物层并且填充有 导电材料。
6. 根据权利要求3所述的端子结构，其中所述至少一个保护环沟槽包括衬有氧化物层 并且填充有导电材料的至少一个沟槽。
7. 根据权利要求1所述的端子结构，其中所述第二导电层延伸成为连续层，所述连续 层延伸到所述端子区中，在所述端子沟槽和所述保护环沟槽上方。
8. 根据权利要求1所述的端子结构，其中在从功率晶体管和整流器组成的组中选择的 器件中采用所述端子结构。
9. 根据权利要求1所述的端子结构，其中所述至少一个保护环沟槽包括多个保护环沟 槽和所述端子结构氧化物层并且所述第二导电层用作在所述多个保护环沟槽中的至少一 些上方延伸的场板。
10. -种肖特基-极管，包括： 半导体衬底，所述半导体衬底具有形成在所述半导体衬底的有源区中的彼此分隔开的 多个沟槽MOS器件； 端子沟槽，所述端子沟槽位于端子区中并且从所述有源区的边界朝向所述半导体衬底 的边缘延伸； 至少一个保护环沟槽，所述至少一个保护环沟槽在所述端子沟槽的远离所述有源区的 一侧上形成于所述端子区中； MOS栅，所述MOS栅形成在所述端子沟槽的邻近所述边界的侧壁上； 端子结构氧化物层，所述端子结构氧化物层形成在所述端子沟槽上，覆盖所述MOS栅 的一部分并且在所述至少一个保护环沟槽上方并朝向所述衬底的边缘延伸； 第一导电层，所述第一导电层形成在所述半导体衬底的背面表面上； 第二导电层，所述第二导电层形成在所述有源区顶上，以利用所述衬底的位于所述沟 槽MOS器件中的相邻沟槽MOS器件之间的一个或多个部分限定一个或多个肖特基势垒；以 及 场板，所述场板在所述M0S栅的被暴露部分和所述端子结构氧化物层的设置在所述端 子沟槽和所述至少一个保护环沟槽上的一部分上方延伸。
11. 根据权利要求10所述的肖特基二极管，其中所述场板包括所述第二导电层的延伸 到所述端子区中的一部分。
12. 根据权利要求10所述的肖特基二极管，其中所述半导体衬底包括第一层和基体衬 底，所述第一层具有轻掺杂的第一类型的导电杂质并且所述基体衬底具有重掺杂的所述第 一类型的导电杂质。
13. 根据权利要求10所述的肖特基二极管，其中所述保护环包括保护环沟槽，所述保 护环沟槽形成在所述半导体衬底中，衬有氧化物层并且填充有导电材料。
14. 根据权利要求13所述的肖特基二极管，其中所述沟槽M0S器件和所述端子沟槽形 成在深度在约〇. 5微米至约10. 0微米之间的所述第一层中。
15. 根据权利要求13所述的肖特基二极管，其中所述端子沟槽的宽度在约10微米至约 50微米之间。
16. 根据权利要求10所述的肖特基二极管，其中所述沟槽M0S器件和所述M0S栅包括 从金属、多晶硅和非晶硅组成的组中选择的材料。
17. -种形成半导体器件的方法，包括： 在具有第一导电类型的衬底的有源区中形成至少一个沟槽M0S器件； 在所述衬底的端子区中形成端子沟槽和至少一个保护环沟槽； 形成邻近所述端子沟槽的侧壁的M0S栅； 在所述端子沟槽和所述保护环沟槽上形成经钝化的氧化物层； 在所述半导体衬底的背面表面上形成第一导电层；以及 在所述有源区顶上形成第二导电层并且在所述端子区顶上形成第三导电层。
18. 根据权利要求17所述的方法，还包括： 在所述沟槽M0S器件的沟槽中形成第一绝缘层； 在所述保护环沟槽中形成第二绝缘层； 在所述沟槽M0S器件的沟槽中沉积第一导电材料并且在所述保护环沟槽中沉积第二 导电材料。
19. 根据权利要求18所述的方法，其中所述第一绝缘层和所述第二绝缘层彼此同时形 成并且所述第一导电材料和所述第二导电材料彼此同时沉积。
20. 根据权利要求17所述的方法，其中所述第二导电层和所述第三导电层包括连续 层，所述连续层从所述有源区延伸到所述端子区中，在所述端子沟槽和所述保护环沟槽二 者上方。
21. 根据权利要求10所述的肖特基二极管，还包括一个或多个分段金属区，所述分段 金属区位于所述保护环沟槽上方的所述氧化物层上并且与所述场板分隔开。
22. 根据权利要求17所述的肖特基二极管，还包括彼此分隔开约0. 3微米和约10微米 之间的至少两个分段金属区。
【文档编号】H01L29/78GK104145341SQ201280070873
【公开日】2014年11月12日 申请日期:2012年12月13日 优先权日:2012年1月4日
【发明者】林意茵, 林派立, 许志维 申请人:威世通用半导体公司