具有平面功函数材料层的替代栅电极的利记博彩app
【专利摘要】在替代栅方案中，在栅极腔中的底面和侧壁表面上沉积连续材料层。去除所述连续材料层的垂直部分，以形成其垂直部分不延伸到所述栅极腔的顶部的栅极部件。所述栅极部件可以用作栅极电介质或功函数材料部分以形成增强替代栅场效应晶体管的性能的栅极结构。
【专利说明】具有平面功函数材料层的替代栅电极
【技术领域】
[0001]本发明涉及半导体结构，特别地，涉及金属氧化物半导体场效应晶体管(MOSFET)及其制造方法，所述MOSFET具有被配置为提供减小的寄生电容和/或低电阻的高性能替代栅电极(replacement gate electrode)。
【背景技术】
[0002]替代栅金属氧化物半导体场效应晶体管(MOSFET)可以容纳高介电常数(高k)栅极电介质材料，所述高k栅极电介质材料由于分解或者其它结构性劣化机制而导致在高温下易于劣化。通过在沉积栅极电介质和栅电极之前形成激活的源极区和漏极区以及可选地形成金属半导体合金，形成替代栅M0SFET。替代栅MOSFET采用通常被称为“栅极腔”的凹陷区域，该凹陷区域随后被栅极电介质和栅电极填充。通常通过去除一次性(disposable)栅极结构形成所述凹陷区域。由于通过填充所述栅极腔，栅极电介质和栅电极“替代”所述一次性栅极结构，通常为高k栅极电介质材料的栅极电介质材料跟随所述凹陷区域的轮廓。
[0003]采用替代栅方案来制造高性能器件的一个挑战是使用具有高电导率的导电材料填充栅极腔。由于用作功函数材料层的材料的相对较高的电导率，替代栅极导体结构的总体电导率受到限制。尽管最佳功函数材料层可以分别为P型场效应晶体管和η型场效应晶体管提供适当的功函数水平，但是这种功函数材料层不提供像填充栅极腔的剩余部分的导电填充材料那么高的电导率。此外，在栅极腔的侧壁上功函数材料层的存在减小了栅极腔的宽度，从而导电填充材料能够占据的体积减小。另外，与在栅极腔的侧壁上功函数材料层的存在相结合的、伴随着按比例缩小的宽度减小可引起在用导电填充材料填充栅极腔期间形成空隙(void)。上述因素的组合随着器件持续按比例缩小而促进了替代栅结构中栅极导体的电阻率的显著增加，并且限制了先进替代栅场效应晶体管的性能。
【发明内容】
[0004]提供了替代栅功函数材料叠层(stack)，所述叠层提供了大约为硅的导带的能级的功函数。在去除了一次性栅极叠层之后，在栅极腔中形成栅极电介质层。直接在栅极电介质层上沉积包括金属和非金属元素的金属性层。沉积并且平面化至少一个阻挡层以及金属层以填充栅极腔。金属性层包括功函数为约4.0eV,具体地，小于4.4eV的材料，并且可以包括选自碳化钽和铪-硅合金的材料。由此，金属性层可以提供增强采用硅沟道的η型场效应晶体管的性能的功函数。
[0005]根据本公开的一个方面，提供了一种形成半导体结构的方法。所述方法包括:在半导体衬底上形成被平面化电介质层侧向(laterally)包围的栅极腔，其中所述半导体衬底的顶面在所述栅极腔的底部被暴露；在所述栅极腔中形成栅极电介质层；在所述栅极腔中的所述栅极电介质层上形成至少一个平面功函数材料部分，所述至少一个平面功函数材料部分具有从所述平面化电介质层的最顶面凹陷的最顶面；以及使用与所述至少一个平面功函数材料部分接触的金属层填充所述栅极腔。[0006]根据本公开的另一方面，提供了一种半导体结构，其包括:平面化电介质层，其具有平面的最顶面并且位于半导体衬底上；u形栅极电介质,其位于所述半导体衬底上并且嵌入在所述平面化电介质层中；至少一个平面功函数材料部分，其位于所述U形栅极电介质内并且具有从所述平面化电介质层的最顶面凹陷的最顶面；以及金属部分，其具有与所述平面化电介质层的所述顶面共面的顶面。
【专利附图】
【附图说明】
[0007]图1是根据本公开的实施例、在形成一次性栅极层级(level)层之后的示例性半导体结构的垂直横截面视图。
[0008]图2是根据本公开的实施例、在对一次性栅极结构构图以及形成源极/漏极扩展(extension)区之后的所述示例性半导体结构的垂直横截面视图。
[0009]图3是根据本公开的实施例、在形成源极/漏极沟槽之后的所述示例性半导体结构的垂直横截面视图。
[0010]图4是根据本公开的实施例、在形成嵌入式应力生成源极/漏极区之后的所述示例性半导体结构的垂直横截面视图。
[0011]图5是根据本公开的实施例、在平面化电介质层的沉积和平面化之后的所述示例性半导体结构的垂直横截面视图。
[0012]图6是根据本公开的实施例、在去除所述一次性栅极结构之后的所述示例性半导体结构的垂直横截面视图。
[0013]图7是根据本公开的实施例、在形成栅极电介质层之后的所述示例性半导体结构的垂直横截面视图。
[0014]图8是根据本公开的实施例、在形成第一功函数材料层之后的所述示例性半导体结构的垂直横截面视图。
[0015]图9是根据本公开的实施例、在第一回蚀(etch back)处理之后的示例性半导体结构的垂直横截面视图。
[0016]图10是根据本公开的实施例、在从第二类型场效应晶体管区域去除所述第一功函数材料层的剩余部分之后的所述示例性半导体结构的垂直横截面视图。
[0017]图11是根据本公开的实施例、在形成第二功函数材料层之后的所述示例性半导体结构的垂直横截面视图。
[0018]图12是根据本公开的实施例、在第二回蚀处理之后的所述示例性半导体结构的垂直横截面视图。
[0019]图13是根据本公开的实施例、在沉积导电填充层之后的所述示例性半导体结构的垂直横截面视图。
[0020]图14是在平面化之后的所述示例性半导体结构的垂直横截面视图。
[0021]图15是在形成接触层级电介质层和接触过孔结构之后的所述示例性半导体结构的垂直横截面视图。
【具体实施方式】
[0022]如上所述，本公开涉及具有双功函数材料栅极和高k栅极电介质的半导体结构及其制造方法，现在将结合附图详细描述该半导体结构和方法。在本申请中提及的、且在图中示例的相似和对应的元件用相似的附图标记表示。附图不一定按比例绘制。
[0023]参考图1，根据本公开实施例的示例性半导体结构包括半导体衬底8，随后在所述半导体衬底8上形成场效应晶体管的各种部件。半导体衬底8可以是全部包含体半导体材料的体衬底，或者绝缘体上半导体(SOI)衬底(未示出)，所述SOI衬底包含顶部半导体层、位于顶部半导体层下方的掩埋绝缘体层以及位于掩埋绝缘体层下方的底部半导体层。
[0024]半导体衬底8中的半导体材料的各部分可以以不同的掺杂剂浓度水平用η型或P型电掺杂剂掺杂。例如，半导体衬底8可以包括下伏的(underlying)半导体层10、形成在第一器件区域(图1中左侧区域)中的第二导电类型阱12A、以及形成在第二器件区域(图1中右侧区域)中的第一导电类型阱12B。第一导电类型阱12B被掺杂有第一导电类型的掺杂剂，所述第一导电类型可以是η型或P型。第二导电类型阱12Α可以被掺杂有第二导电类型的掺杂剂，该第二导电类型与第一导电类型相反。如果第一导电类型是P型，则第二导电类型是η型，反之亦然。
[0025]浅沟槽隔离结构20被形成为使第一导电类型阱12Β和第二导电类型阱12Α中的每一者被侧向分隔。典型地，第一导电类型阱12Β和第二导电类型阱12Α中的每一者被浅沟槽隔离结构20的邻接(contiguous)部分侧向包围。如果半导体衬底8是绝缘体上半导体衬底，则第一导电类型阱12B和第二导电类型阱12A的底面可以与掩埋绝缘体层(未示出)接触，该掩埋绝缘体层与浅沟槽隔离结构20相结合将第一导电类型阱12B和第二导电类型阱12A中的每一者与半导体衬底8的其它半导体部分电隔离。在一个实施例中，浅沟槽隔离结构的最顶面可以与第一导电类型阱12B和第二导电类型阱12A的最顶面基本共面。
[0026]一次性栅极层级层被沉积在半导体衬底8上作为毯式层(blanket layer),即，作为未构图的连续层。一次性栅极层级层可以包括例如一次性栅极电介质层23L、一次性栅极材料层27L和一次性栅极帽盖(cap)电介质层29L的垂直叠层。一次性栅极电介质层23L可以是例如氧化硅层、氮化硅层或氧氮化硅的层。一次性栅极电介质层23L的厚度可以为Inm-1Onm,但也可以采用更小和更大的厚度。一次性栅极材料层27L包括随后能够相对于随后要形成的平面化电介质层的电介质材料被选择性去除的材料。例如，一次性栅极材料层27L可以包括诸如多晶半导体材料或非晶半导体材料的半导体材料。一次性栅极材料层27L的厚度可以为30nm-300nm，但也可以采用更小和更大的厚度。一次性栅极帽盖电介质层29L可以包括诸如氧化硅、氮化硅或氧氮化硅的电介质材料。一次性栅极帽盖电介质层29L的厚度可以为3nm-30nm，但也可以采用更小和更大的厚度。尽管用包括一次性栅极电介质层23L、一次性栅极材料层27L和一次性栅极帽盖电介质层29L的垂直叠层的一次性栅极层级层来示例本公开，但是也可以采用任何其它一次性栅极层级层，只要该一次性栅极层级层中的(一种或多种)材料能够相对于随后要形成的平面化电介质层被选择性地去除。
[0027]参考图2，对一次性栅极层级层(29L、27L、23L)进行光刻构图以形成一次性栅极结构。具体地，在一次性栅极层级层(29L、27L、23L)的最顶面之上施加光致抗蚀剂(未示出)并且通过光刻曝光和显影对所述光致抗蚀剂进行光刻构图。通过蚀刻将光致抗蚀剂中的图形转移到一次性栅极层级层(29L、27L、23L)中，所述蚀刻可以是诸如反应离子蚀刻的各向异性蚀刻。图形转移之后的一次性栅极层级层(29L、27L、23L)的剩余部分构成一次性栅极结构。[0028]一次性栅极叠层可以包括，例如，形成在第一器件区域中的第二导电类型阱12A
之上的第--次性栅极结构、以及形成在第二器件区域中的第一导电类型阱12B之上的第
二一次性栅极结构。第一一次性栅极结构是第一一次性栅极电介质部分23A、第一一次性栅极材料部分27A和第一一次性栅极帽盖部分29A的叠层，并且第二一次性栅极结构是第二一次性栅极电介质部分23B、第二一次性栅极材料部分27B和第二一次性栅极帽盖部分29B的叠层。第一一次性栅极帽盖部分29A和第二一次性栅极帽盖部分29B是一次性栅极帽盖电介质层29L的剩余部分。第一一次性栅极材料部分27A和第二一次性栅极材料部分27B是一次性栅极材料层27L的剩余部分。第一一次性栅极电介质部分23A和第二一次性栅极电介质部分23B是一次性栅极电介质层23L的剩余部分。
[0029]可以采用掩蔽离子注入来形成各种源极/漏极扩展区。例如，可以将第一导电类
型的掺杂剂注入到第二导电类型阱12A的未被第--次性栅极结构(23A、27A、29A)覆盖的
部分中，以形成具有第一导电类型的掺杂的第一源极/漏极扩展区14A。在该注入期间可以通过构图的光致抗蚀剂(未示出)来掩蔽第一导电类型阱12B，以防止在其中注入另外的第一导电类型的掺杂剂。此处使用的“源极/漏极扩展区”共同地表示源极扩展区和漏极扩展区。类似地，可以将第二导电类型的掺杂剂注入到第一导电类型阱12B的未被第二一次性栅极结构(23B、27B、29B)覆盖的部分中，以形成第二源极/漏极扩展区14B。在该注入期间可以通过另一构图的光致抗蚀剂(未示出)来掩蔽第二导电类型阱12A，以防止在其中注入第二导电类型的掺杂剂。
[0030]参考图3，例如，通过保形的(conformal)电介质材料层的沉积和各向异性蚀刻，在每一个一次性栅极结构的侧壁上形成栅极间隔物(spacer)。所述栅极间隔物可以包括形
成在第--次性栅极结构(23A、27A、29A)周围的第一栅极间隔物52A和形成在第二一次性`栅极结构(23B、27B、29B)周围的第二栅极间隔物52B。
[0031]在一个实施例中，可以从半导体衬底的未被一次性栅极结构、栅极间隔物(52A、52B)或浅沟槽隔离结构20覆盖的部分去除半导体材料，以在半导体衬底8中形成腔。例如，可以通过去除第二导电类型阱12A和第一导电类型阱12B的半导体材料的各向异性蚀亥IJ，在第一器件区域中形成第一源极/漏极腔13A，并且在第二器件区域中形成第二源极/漏极腔13B。第一和第二源极/漏极腔(13A、13B)的深度不超过第二导电类型阱12A和第一导电类型阱12B的深度，并优选不超过浅沟槽隔离结构20的深度。第一和第二源极/漏极腔(13A、13B)可以具有与栅极间隔物(52A、52B)的外侧壁的底部垂直一致的基本垂直的侧壁。
[0032]参考图4，可以沉积并且光刻构图第一电介质衬里(liner)(未示出)以覆盖第二器件区域，同时暴露第一源极/漏极腔13A上的半导体表面。通过相对于第二导电类型阱12A的半导体材料晶格失配的半导体材料的选择性外延，形成第一嵌入式应力生成源极/漏极区 16A。
[0033]例如，如果第二导电类型阱12A包括P掺杂的单晶硅并且要在第二器件区域中形成η型场效应晶体管，则第一嵌入式应力生成源极/漏极区16A可以包括η掺杂的单晶硅碳合金材料，在该单晶硅碳合金材料中，以原子浓度计碳浓度为0%到2.5%，该浓度是碳在硅中的溶度极限。在这种情况下，第一嵌入式应力生成源极/漏极区16Α沿着连接两个第一嵌入式应力生成源极/漏极区16Α的方向在η型场效应晶体管的沟道中施加纵向张应力。沿着η型场效应晶体管的沟道的方向的纵向张应力增加了沟道区中少数载流子(电子)的迁移率，并因此增加了 η型场效应晶体管的导通电流。
[0034]或者，如果第二导电类型阱12Α包括η掺杂的单晶硅并且要在第一器件区域中形成P型场效应晶体管，则第一嵌入式应力生成源极/漏极区16Α可以包括P掺杂的单晶硅锗合金材料，在该单晶硅锗合金材料中，以原子浓度计锗浓度可以为0%到30%。在这种情况下，第一嵌入式应力生成源极/漏极区16Α沿着连接两个第一嵌入式应力生成源极/漏极区16Α的方向在P型场效应晶体管的沟道中施加纵向压应力。沿着P型场效应晶体管的沟道的方向的纵向压应力增加了沟道区中少数载流子(空穴)的迁移率，并因此增加了 P型场效应晶体管的导通电流。
[0035]可以沉积并且光刻构图第二电介质衬里(未示出)以覆盖第一器件区域，同时暴露第一源极/漏极腔13Α上的半导体表面。从第二源极/漏极腔13Β的侧壁和底面去除第一电介质衬里的任何剩余部分，使得第一导电类型阱12Β的半导体表面在第二源极/漏极腔13Β的侧壁和底面处被暴露。通过相对于第一导电类型阱12Α的半导体材料晶格失配的半导体材料的选择性外延，形成第二嵌入式应力生成源极/漏极区16Β。
[0036]第二嵌入式应力生成源极/漏极区16Β的材料可以提供与第一嵌入式应力生成源极/漏极区16Α所产生的应力类型相反类型的应力。因此，如果第一嵌入式应力生成源极/漏极区16Α产生纵向张应力，则第二嵌入式应力生成源极/漏极区16Β产生纵向压应力。例如，第一导电类型阱12Β可以包括η掺杂的单晶硅，并且第二嵌入式应力生成源极/漏极区16Β可以包括P掺杂的单晶硅锗合金材料，在该单晶硅锗合金材料中，以原子浓度计锗浓度可以为0%到30%。
[0037]或者，如果第一嵌入式应力生成源极/漏极区16Α产生纵向压应力，则第二嵌入式应力生成源极/漏极区16Β产生纵向张应力。例如，第一导电类型阱12Β可以包括P掺杂的单晶硅，并且第二嵌入式应力生成源极/漏极区16Β可以包括η掺杂的单晶硅碳合金材料，在该单晶硅碳合金材料中，以原子浓度计碳浓度可以为0%到2.5%。
[0038]第一和第二嵌入式应力生成源极/漏极区16Α的最顶面可以相对于第一和第二一次性栅极电介质部分(23Α、23Β)的底面的平面向上抬高、共面或向下凹陷，这取决于选择性地沉积在第一和第二源极/漏极腔(13Α、13Β)中的外延材料的量。
[0039]第一嵌入式应力生成源极区(16Α中的一个)和第一嵌入式应力生成漏极区(16Α中的另一个)中的每一者与随后用作第一场效应晶体管的体的第二导电类型阱12Α的单晶半导体材料外延对准。第二嵌入式应力生成源极区(16Β中的一个)和第二嵌入式应力生成漏极区(16Β中的另一个)中的每一者与随后用作第二场效应晶体管的体的第一导电类型阱12Β的单晶半导体材料外延对准。
[0040]尽管用其中采用嵌入式应力生成源极/漏极区(16Α、16Β)的实施例示例本公开，但是也可以实践这样的实施例:其中，用通过掺杂剂的离子注入形成的(一个或多个)源极/漏极区代替所述嵌入式应力生成源极/漏极区(16Α、16Β)中的一个或多个。在这种实施例中，可以将第一导电类型的掺杂剂注入到第二导电类型阱12Α的未被第一一次性栅极结构(23Α、27Α、29Α)和第一栅极间隔物52Α覆盖的部分中，以形成具有第一导电类型的掺杂的第一源极和漏极区。在第一导电类型掺杂剂的注入期间可以通过光致抗蚀剂(未示出)来掩蔽第一导电类型阱12Β，以防止在其中注入第一导电类型的掺杂剂。类似地，可以将第二导电类型的掺杂剂注入到第一导电类型阱12B的未被第二一次性栅极结构(23B、27B、29B)和第二栅极间隔物52B覆盖的部分中，以形成具有第二导电类型的掺杂的第二源极和漏极区。在第二导电类型掺杂剂的注入期间可以通过光致抗蚀剂(未示出)来掩蔽第二导电类型阱12A，以防止在其中注入第二导电类型的掺杂剂。
[0041]参考图5，例如，可以通过沉积金属层(未示出)并且退火，在半导体衬底8的顶面上的暴露的半导体材料上形成第一金属半导体合金部分46A和第二金属半导体合金部分46B。相对于金属层的反应部分选择性地去除金属层的未反应部分。金属层的反应部分构成金属半导体合金部分(46A、46B),如果第一和第二嵌入式应力生成源极和漏极区(16A、16B)包含娃,则所述金属半导体合金部分(46A、46B)可以包括金属娃化物部分。
[0042]各种金属半导体合金部分(46A、46B)包括:形成在第一嵌入式应力生成源极区(16A中的一个)上的第一源极侧金属半导体合金部分(46A中的一个)、形成在第一嵌入式应力生成源极区(16A中的另一个)上的第一漏极侧金属半导体合金部分(16A中的另一个)、形成在第二嵌入式应力生成源极区(16B中的一个)上的第二源极侧金属半导体合金部分(46B中的一个)、以及形成在第二嵌入式应力生成源极区(16B中的另一个)上的第二漏极侧金属半导体合金部分(16B中的另一个)。
[0043]可选地，可以在金属半导体合金部分(46A、46B)、第一和第二一次性栅极结构(23A、27A、29A、23B、27B、29B)以及第一和的第二栅极间隔物(52A、52B)之上沉积电介质衬里(未示出)。可选地，可以在第一一次性栅极结构(23A、27A、29A)和第二一次性栅极结构(23B、27B、29B)之上分别形成第一应力生成衬里(未示出)和第二应力生成衬里(未示出)。第一应力生成衬里和第二应力生成衬里可以包括向下伏的结构产生压应力或张应力的电介质材料，并且可以是通过在各种等离子体条件下的等离子体增强化学气相沉积而沉积的氮化娃层。
[0044]平面化电介质层60可以沉积在第一应力生成衬里和/或第二应力生成衬里(如果存在)之上，或者沉积在金属半导体合金部分(46A、46B)、第一和第二一次性栅极结构(23A、27A、29A、23B、27B、29B)以及第一和第二栅极间隔物(52A、52B)之上(如果不存在(一个或多个)应力生成衬里)。优选地，平面化电介质层60是可以被容易地平面化的电介质材料。例如，平面化电介质层60可以是掺杂的硅酸盐玻璃或未掺杂的硅酸盐玻璃(氧化硅)。
[0045]平面化电介质层60和任何另外的电介质材料层(其包括第一应力生成衬里、第二应力生成衬里以及存在的电介质衬里中的任何一者或多者)在第一和第二一次性栅极结构(23A、27A、29A、23B、27B、29B)的最顶面上方，即，在第一和第二一次性栅极帽盖部分(29A、29B)的最顶面上方被平面化。可以例如通过化学机械平面化(CMP)进行所述平面化。平面化电介质层60的平面最顶面此处被称为平面电介质表面63。在平面化之后，一次性栅极帽盖部分(29A、29B)的最顶面与平面电介质表面63共面。
[0046]第一源极和漏极扩展区14A、第一嵌入式应力生成源极和漏极区16A、以及第二导电类型阱12A的组合可以被用来随后形成第一场效应晶体管。第二源极和漏极扩展区14B、第二嵌入式应力生成源极和漏极区16B、以及第一导电类型阱12B的组合可以被用来随后形成第二类型场效应晶体管。
[0047]参考图6，通过至少一次蚀刻去除第一一次性栅极结构(23A、27A、29A)和第二一次性栅极结构(23B、27B、29B)。例如，可以通过可以包括各向异性蚀刻、各向同性蚀刻或其组合在内的至少一次蚀刻去除第一和第二一次性栅极结构(23A、27A、29A、23B、27B、29B)。所述至少一次蚀刻可以包括干法蚀刻和/或湿法蚀刻。用来去除第一和第二一次性栅极结构(23A、27A、29A、23B、27B、29B)的所述至少一次蚀刻优选相对于平面化电介质层60的电介质材料和存在于半导体衬底8上方的任何其它电介质材料层有选择性。
[0048]在从其中去除了第一一次性栅极结构(23A、27A、29A)的体积中形成了第一栅极腔25A，并且在从其中去除了第二一次性栅极结构(23B、27B、29B)的体积中形成了第二栅极腔25B。在第一栅极腔25A的底部，半导体衬底8的半导体表面，即，第二导电类型阱12A的顶面暴露。在第二栅极腔25B的底部，半导体衬底8的另一半导体表面，即，第一导电类型阱12B的顶面暴露。第一和第二栅极腔(25A、25B)中的每一个被平面化电介质层60侧向包围。第一栅极间隔物52A侧向包围第一栅极腔25A，并且第二栅极间隔物52B侧向包围第二栅极腔25B。第一栅极间隔物52A的内侧壁可以是基本垂直的，并且从第二导电类型阱12A的顶面延伸到平面电介质表面63，S卩，平面化电介质层60的最顶面。此外，第二栅极间隔物52B的内侧壁可以是基本垂直的，并且从第一导电类型阱12B的顶面延伸到平面化电介质层60的平面电介质表面63。
[0049]参考图7，可以将半导体衬底8的半导体表面的暴露部分转化为电介质材料层。例如，可以通过将暴露的半导体材料转化成电介质材料而在第二导电类型阱12A的暴露表面上形成包含半导体元件的第一电介质层31A，并且可以通过将暴露的半导体材料转化成电介质材料而在第一导电类型讲12B的暴露表面上形成包含半导体兀件的第二电介质层31B。可以通过热转化或者等离子体处理来实现包含半导体元件的电介质层(31A、31B)的形成。如果第二导电类型阱12A和第一导电类型阱12B的半导体材料包含硅，则包含半导体元件的电介质层(31A、31B)可以包含氧化硅或氮化硅。包含半导体元件的电介质层(31A、31B)是与下面的半导体表面以及随后要沉积在其上的栅极电介质接触的界面电介质层。所述包含半导体元件的电介质层(31A、31B)的厚度可以为0.3nm-l.2nm，但也可以采用更小和更大的厚度。
[0050]在栅极腔(25A、25B)的底面和侧壁上以及平面化电介质层60的最顶面上沉积栅极电介质层32L。栅极电介质层32L可以是介电常数大于8.0的高介电常数(高k)材料层。栅极电介质层32L可以包括电介质金属氧化物，该电介质金属氧化物是包含金属和氧的高k材料并且在本领域中已知作为高k栅极电介质材料。可以通过本领域中公知的方法沉积电介质金属氧化物，所述方法包括例如:化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)等。示例性高 k 电介质材料包括 Hf02、Zr02、La203、A1203、TiO2, SrTiO3, LaAlO3, Y2O3、HfOxNy、ZrOxNy、La20xNy、Al20xNy、Ti0xNy、SrTi0xNy、LaA10xNy、Y20xNy、其硅酸盐及其合金。x 的每个值独立地为
0.5-3，且y的每个值独立地为0-2。在水平部分处测量的栅极电介质层32L的厚度可以为
0.9nm到6nm,并且优选为1.0nm到3nm。栅极电介质层32L可以具有Inm量级或更小的有效氧化物厚度。在一个实施例中，栅极电介质层32L是氧化铪(HfO2)层。
[0051]参考图8，采用各向异性沉积方法沉积第一功函数材料层34L。第一功函数材料层34L包括具有第一功函数的第一金属性材料。
[0052]例如，如果第二导电类型阱12A包括P掺杂的单晶半导体材料并且第二器件区域包括η型场效应晶体管，则与该半导体材料的价带能级相比，第一金属性材料的功函数可以更靠近该半导体材料的导带能级。如果第二导电类型阱12A包括P掺杂的单晶硅并且第二器件区域包括η型场效应晶体管，则第一金属性材料可以具有在硅的导带能级与中间带隙能级之间的功函数，所述中间带隙能级即为位于硅的价带边缘与导带边缘之间的中间处的能级。在这种情况下，第一金属性材料可以包括Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
[0053]如果第二导电类型阱12A包括η掺杂的单晶半导体材料并且第二器件区域包括P型场效应晶体管，则与该半导体材料的导带能级相比，第一金属性材料的功函数可以更靠近该半导体材料的价带能级。如果第二导电类型阱12Α包括η掺杂的单晶硅并且第二器件区域包括P型场效应晶体管，则第一金属性材料的功函数可以在硅的价带能级与硅的中间带隙能级之间。在这种情况下，第一金属性材料可以包括Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
[0054]用于沉积第一功函数材料层34L的各向异性沉积方法可以是提供定向沉积的任何方法，以便与垂直表面相比，更多的第一金属性材料沉积在水平表面上。例如，所述各向异性沉积方法可以是准直的物理气相沉积(PVD)方法，其中第一金属性材料在与示例性半导体结构的垂直方向基本平行的方向上向下定向。或者，各向异性沉积方法可以采用射频物理气相沉积(RFCVD)溅射和/或具有恒定电压衬底偏置，即，施加到衬底的恒定电压偏置。
[0055]在一个实施例中，朝向示例性半导体结构溅射的第一金属性材料的颗粒的方向与垂直方向(即，与平面化电介质层30的最顶面垂直的方向)的角展度(angular spread)小于30度,优选与垂直方向的角展度小于15度,更优选与垂直方向的角展度小于7.5度。
[0056]该沉积方法固有的各向异性使得第一功函数材料层34L的垂直部分具有比该第一功函数材料层34L的水平部分小的厚度。在第一和第二栅极腔(25A、25B)的底部的第一功函数材料层34L的水平部分的厚度与在第一和第二栅极腔(25A、25B)的侧壁上的第一功函数材料层34L的垂直部分的厚度的比率可以大于3.0:1，优选大于4.0:1。因此，第一功函数材料层34L的水平部分具有的厚度是该功函数材料层34L的第一垂直部分的厚度的至少三倍。为了本公开的目的而进行的实验性准直PVD方法证明了在4:1到5:1的范围内变化的比率。
[0057]位于第一和第二栅极腔(25A、25B)的底部的第一功函数材料层34L的水平部分的厚度可以为3nm到15nm,但也可以采用更小和更大的厚度。
[0058]参考图9，进行第一回蚀处理以去除第一功函数材料层34L的垂直部分。第一回蚀处理可以是各向同性蚀刻。例如，第一回蚀处理可以是以相同的蚀刻速率蚀刻第一功函数材料层34L的所有暴露表面部分的湿法蚀刻。或者，第一回蚀处理可以是气相蚀刻。通过各向同性蚀刻去除第一功函数材料层34L的垂直部分以及第一功函数材料层34L的水平部分的上部。
[0059]第一回蚀处理的持续时间被设定为使得第一功函数材料层34L的所有垂直部分被去除，而第一功函数材料层34L的水平部分未被完全去除。在第一腔25A内的第一功函数材料层34L的剩余水平部分在此处被称为第一平面功函数材料部分34，并且在第二腔25B内的第一功函数材料层的剩余水平部分在此处被称为一次性功函数材料部分34B，该部分34B在随后的处理步骤中被去除。在平面化电介质层60上方的第一功函数材料层34L的剩余水平部分在此处被称为第一平面功函数金属层34L’，其全部具有均匀的厚度。
[0060]第一平面功函数材料部分34具有从平面化电介质层60的最顶面凹陷的最顶面。第一平面功函数材料部分34形成在第一栅极腔25A中并且直接位于栅极电介质层32L的内侧壁表面的顶面上以及底部上。第一平面功函数材料部分34在第一栅极腔25A中在栅极电介质层32L的一个垂直内侧壁与栅极电介质层32L的另一个垂直内侧壁之间可以具有均匀的厚度。栅极电介质层32L的内侧壁在第一栅极腔25A内的第一平面功函数材料部分34以及第二栅极腔25B内的一次性功函数材料部分34B上方暴露。
[0061]在第一栅极腔25A的底部的第一平面功函数材料部分34的厚度与一次性功函数材料部分34B的厚度相同，并且可以为2.5nm到IOnm,但也可以采用更小和更大的厚度。
[0062]参考图10，施加并且光刻构图光致抗蚀剂39，使得光致抗蚀剂39覆盖第二导电类型阱12A之上的区域，而第一平面功函数金属层34L’的一部分以及一次性功函数材料部分34B在第一导电类型阱12B之上被暴露。通过可以是湿法蚀刻或干法蚀刻的蚀刻，去除第一平面功函数金属层34L’的暴露部分以及一次性功函数材料部分34B。例如通过灰化或湿法蚀刻，去除光致抗蚀剂39。
[0063]参考图11，采用各向异性沉积方法沉积第二功函数材料层36L。第二功函数材料层36L包括具有第二功函数的第二金属性材料。
[0064]例如，如果第一导电类型阱12B包括η掺杂的单晶半导体材料并且第一器件区域包括P型场效应晶体管，则与该半导体材料的导带能级相比，第二金属性材料的功函数更靠近该半导体材料的价带能级。如果第一导电类型阱12Β包括η掺杂的单晶硅并且第一器件区域包括P型场效应晶体管，则第二金属性材料的功函数可以在硅的价带能级与硅的中间带隙能级之间。在这种情况下，第二金属性材料可以包括Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
[0065]如果第一导电类型阱12B包括P掺杂的单晶半导体材料并且第二器件区域包括η型场效应晶体管，则与该半导体材料的价带能级相比，第二金属性材料的功函数更靠近该半导体材料的导带能级。如果第一导电类型阱12Β包括P掺杂的单晶硅并且第二器件区域包括η型场效应晶体管，则第二金属性材料的功函数可以在硅的导带能级与硅的中间带隙能级之间。在这种情况下，第二金属性材料可以包括Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
[0066]用于沉积第二功函数材料层36L的各向异性沉积方法可以是提供定向沉积的任何方法，以便与垂直表面相比，更多的第二金属性材料沉积在水平表面上。例如，所述各向异性沉积方法可以是准直的物理气相沉积(PVD)方法，其中，第二金属性材料在与示例性半导体结构的垂直方向基本平行的方向上向下定向。
[0067]在一个实施例中，朝向示例性半导体结构溅射的第二金属性材料的颗粒的方向与垂直方向(即，与平面化电介质层30的最顶面垂直的方向)的角展度小于30度，优选与垂直方向的角展度小于15度更优选与垂直方向的角展度小于7.5度。
[0068]该沉积方法固有的各向异性使得第二功函数材料层36L的垂直部分具有比该第二功函数材料层36L的水平部分小的厚度。在第一和第二栅极腔(25A、25B)的底部的第二功函数材料层36L的水平部分的厚度与在第一和第二栅极腔(25A、25B)的侧壁上的第二功函数材料层36L的垂直部分的厚度的比率可以大于3.0:1，优选大于4.0:1。因此，第二功函数材料层36L的水平部分具有的厚度是第二功函数材料层36L的垂直部分的厚度的至少三倍。
[0069]位于第一和第二栅极腔(25A、25B)底部的第二功函数材料层36L的水平部分的厚度可以为3nm到15nm,但也可以采用更小和更大的厚度。
[0070]参考图12，进行第二回蚀处理以去除第二功函数材料层36L的垂直部分。第二回蚀处理可以是各向同性蚀刻。例如，第二回蚀处理可以是以相同的蚀刻速率蚀刻第二功函数材料层36L的所有暴露表面部分的湿法蚀刻。通过各向同性蚀刻去除第二功函数材料层36L的水平部分的上部以及第二功函数材料层36L的垂直部分。
[0071]第二回蚀处理的持续时间被设定为使得第二功函数材料层36L的所有垂直部分被去除，而第二功函数材料层36L的水平部分未被完全去除。在第一腔25A内的第二功函数材料层36L的剩余水平部分在此处被称为第二平面功函数材料部分36A，并且在第二腔25B内的第二功函数材料层的剩余水平部分在此处被称为平面功函数材料部分36B。在第二器件区域中第二功函数材料层36L的第一剩余水平部分接触栅极电介质层32L，并且第二功函数材料层36L的第二剩余水平部分接触第一平面功函数金属层34L’的顶面。第二功函数材料层36L的第一剩余水平部分在此处被称为下部第二平面功函数金属层36L’，并且第二功函数材料层36L的第二剩余水平部分在此处被称为上部第二平面功函数金属层36L〃。下部第二平面功函数金属层36L’和上部第二平面功函数金属层36L〃全部具有均匀的厚度。下部第二平面功函数金属层36L’可以与上部第二平面功函数金属层36L〃邻接或者不邻接，这取决于第二回蚀处理的持续时间。
[0072]第二平面功函数材料部分36A具有从平面化电介质层60的最顶面凹陷的最顶面。第二平面功函数材料部分36A形成在第一栅极腔25A中并且直接位于第一平面功函数材料部分34的顶面上。此外，第二平面功函数材料部分36A接触第一栅极腔25A中的栅极电介质层32L的内侧壁表面的一部分。第二平面功函数材料部分36A在第一栅极腔25A中在栅极电介质层32L的一个垂直内侧壁与栅极电介质层32L的另一个垂直内侧壁之间可以具有均匀的厚度。栅极电介质层32L的内侧壁在第一栅极腔25A内的第二平面功函数材料部分36A上方暴露。
[0073]平面功函数材料部分36B具有从平面化电介质层60的最顶面凹陷的最顶面。平面功函数材料部分36B形成在第二栅极腔25B中并且直接位于第二栅极腔25B中的栅极电介质层32L的顶面上。此外，平面功函数材料部分36B接触第二栅极腔25B中的栅极电介质层32L的内侧壁表面的底部。第二平面功函数材料部分36B在第二栅极腔25B中在栅极电介质层32L的一个垂直内侧壁与栅极电介质层32L的另一个垂直内侧壁之间可以具有均匀的厚度。栅极电介质层32L的内侧壁在第二栅极腔25B内的平面功函数材料部分36B上方暴露。
[0074]由此，在第一和第二栅极腔(25A、25B)中每一者内的栅极电介质层32L上形成具有从平面化电介质层60的最顶面凹陷的最顶面的至少一个平面功函数材料部分，即，平面功函数材料部分36B、或者第一平面功函数材料部分34和第二平面功函数材料部分36A的组合。所述至少一个平面功函数材料部分中的每一个在栅极电介质层32L的一个垂直内侧壁与栅极电介质层32L的另一个垂直内侧壁之间可以具有均匀的厚度。
[0075]在第一栅极腔25A的底部的第二平面功函数材料部分36A的厚度与在第二栅极腔25B的底部的平面功函数材料部分36A的厚度可以相同，并且可以为2.5nm到10nm，但也可以采用更小和更大的厚度。
[0076]参考图13，可以在下部第二平面功函数金属层36L’、上部第二平面功函数金属层36L"、第二平面功函数材料部分34A、平面功函数材料部分34B、以及第一和第二栅极腔(25A、25B)内的栅极电介质32L的侧壁的暴露表面上沉积可选的阻挡金属层38L。在非限制性示例实例中，该可选的阻挡金属层38L可以包括氮化钽层、氮化钛层、钛铝合金或其组合。该可选的阻挡金属层38L的厚度可以为0.5nm-20nm,但也可以采用更小和更大的厚度。在一些实施例中可以省略该可选的阻挡金属层38L。在一个实施例中，可选的阻挡金属层38L包括金属性氮化物。例如，可选的阻挡金属层38L可以包括氮化钛。
[0077]用金属层40L填充栅极腔(25A、25B)。在其中采用了阻挡金属层40L的实施例中，金属层40L可以直接沉积在可选的阻挡金属层38L上。在其中未采用阻挡金属层的实施例中，金属层40L可以直接沉积在下部第二平面功函数金属层36L’、上部第二平面功函数金属层36L"、第二平面功函数材料部分34A、平面功函数材料部分34B以及第一和第二栅极腔(25A、25B)内的栅极电介质32L的侧壁的暴露表面上。
[0078]金属层40L可以包括通过物理气相沉积或化学气相沉积而沉积的金属。例如，金属层40L可以是铝层或通过物理气相沉积而沉积的铝合金层。在平面化电介质层60的顶面上方的金属层40L的平面区域中测量的金属层40L的厚度可以为IOOnm到500nm，但也可以采用更小和更大的厚度。在一个实施例中，金属层40L基本由诸如Al、Au、Ag、Cu或W的单元素金属构成。例如，金属层40L可以基本由铝构成。
[0079]参考图14，例如通过化学机械平面化来平面化金属层40L、可选的阻挡金属层38L、下部第二平面功函数金属层36L’、上部第二平面功函数金属层36L〃、以及栅极电介质32L。具体地，在平面化步骤结束时，从平面化电介质层60的平面化电介质表面63上方去除金属层40L、可选的阻挡金属层38L、下部第二平面功函数金属层36L’、上部第二平面功函数金属层36L"、以及栅极电介质32L的部分。第一器件区域中的栅极电介质层32L的剩余部分形成第一栅极电介质32A，并且第二器件区域中的栅极电介质层32L的剩余部分形成第二栅极电介质32B。第一器件区域中的可选的阻挡金属层35L的剩余部分形成第一可选的阻挡金属部分38A，并且第二器件区域中的可选的阻挡层的剩余部分形成第二可选的阻挡金属部分38B。第一器件区域中的金属层40L的剩余部分构成第一金属部分40A，并且第二器件区域中的金属层40L的剩余部分构成第二金属部分40B。第一和第二栅极电介质(32A、32B)、第一和第二可选的阻挡金属部分(38A、38B)以及第一和第二金属部分(40A、40B)的最顶面与平面化电介质层60L的最顶面共面。
[0080]由此，在先前在图6的步骤中被第一和第二栅极腔(25A、25B)占据的体积中形成替代栅叠层。所述替代栅叠层包括位于第一器件区域中的第一替代栅叠层230A和位于第二器件区域中的第二替代栅叠层230B。每个替代栅叠层(230A、230B)覆盖在场效应晶体管的沟道区上面。第一替代栅叠层230A和第二替代栅叠层230B同时形成。
[0081]第一场效应晶体管形成在第一器件区域中。第一场效应晶体管包括第二导电类型阱12A、第一源极/漏极扩展区14A、第一嵌入式应力生成源极/漏极区16A、第一金属半导体合金部分46A、第一替代栅叠层230A和第一栅极间隔物52A。第一替代栅叠层230A包括可选的包含半导体元件的第一电介质层31A、第一栅极电介质32A、第一平面功函数材料部分34、第二平面功函数材料部分36A、第一可选的阻挡金属部分38A和第一金属部分40A。
[0082]第二场效应晶体管形成在第二器件区域中。第二场效应晶体管包括第一导电类型阱12B、第二源极/漏极扩展区14B、第二嵌入式应力生成源极/漏极区16B、第二金属半导体合金部分46B、第二替代栅叠层230B和第二栅极间隔物52B。第二替代栅叠层230B包括可选的包含半导体元件的第二电介质层31B、第二栅极电介质32B、功函数材料部分36B、第二可选的阻挡金属部分38B和第二金属部分40B。第一替代栅叠层230A中的第二平面功函数材料部分36A和第二替代栅叠层230B中的功函数材料部分36B具有相同的材料成分和相同的厚度。
[0083]第一和第二栅极电介质(32A、32B)中的每一者是U形栅极电介质，该U形栅极电介质包括水平栅极电介质部分和从水平栅极电介质部分的外围区域向上延伸的垂直栅极电介质部分。在第一场效应晶体管中，第一功函数材料部分34和第二功函数材料部分接触第一栅极电介质32A的垂直栅极电介质部分的内侧壁。在第二场效应晶体管中，功函数材料部分36B接触第二栅极电介质32B的垂直栅极电介质部分的内侧壁。每个U形栅极电介质都位于半导体衬底8上并且嵌入在平面化电介质层60中。至少一个平面功函数材料部分位于每个U形栅极电介质中。所述至少一个平面功函数材料部分可以是位于第二栅极电介质32B中的平面功函数材料部分36B，或者可以是第一平面功函数材料部分34和第二平面功函数材料部分36A的垂直叠层。
[0084]所述至少一个平面功函数材料部分中的每一个具有从平面化电介质层60的最顶面凹陷的最顶面。所述至少一个平面功函数材料部分的最顶面可以是从U形栅极电介质的一个内侧壁延伸到U形栅极电介质的另一个内侧壁的水平表面。所述至少一个平面功函数材料部分中的每一个，即，第一平面功函数材料部分34、第二平面功函数材料部分36A、以及平面功函数材料部分36B中的每一者，在U形栅极电介质的一个垂直内侧壁与U形栅极电介质的另一个垂直内侧壁之间可以具有均匀的厚度。
[0085]每个栅极电介质(32A、32B)，作为U形栅极电介质，包括水平栅极电介质部分和垂直栅极电介质部分。垂直栅极电介质部分从水平栅极电介质部分连续地延伸到平面化电介质层60的最顶面。如果存在第一和第二阻挡金属部分(38A、38B)，则每个U形栅极电介质(32A、32B)的整个内侧壁接触所述至少一个平面功函数材料部分以及第一和第二阻挡金属部分(38A、38B)的侧壁。如果不存在第一和第二阻挡金属部分，则每个U形栅极电介质(32A、32B)的整个内侧壁接触所述至少一个平面功函数材料部分以及这样的金属部分的侧壁:该金属部分为第一金属部分40A或者第二金属部分40B。栅极间隔物(52A、52B)的内侧壁接触每个栅极电介质的外侧壁。
[0086]所述至少一个平面功函数材料部分(34、36A、36B)中的每一个可以包括选自下述材料中的金属性材料:Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。在第一平面功函数材料部分34和第二平面功函数材料部分36A的叠层中，第一平面功函数材料部分34包括第一金属性材料并且第二平面功函数材料部分36A包括第二材料。在一个实施例中，第一材料可以选自:Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合，并且第二金属性材料可以选自:Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。在另一个实施例中，第一材料可以选自:Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合，并且第二金属性材料可以选自:Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
[0087]参考图15，在平面化电介质层60之上沉积接触层级电介质层70。例如可以通过光刻构图和各向异性蚀刻的组合而形成接触过孔腔，然后进行导电材料沉积和从接触层级电介质层70上方去除导电材料的过量部分的平面化，来形成各种接触过孔结构。各种接触过孔结构可以包括例如第一源极/漏极接触过孔结构(即，至少一个第一源极接触过孔结构和至少一个第一漏极接触过孔结构)66A、第二源极/漏极接触过孔结构(即，至少一个第二源极接触过孔结构和至少一个第二漏极接触过孔结构)66B、第一栅接触过孔结构68A和第二栅接触过孔结构68B。每一个源极接触过孔结构(66A、66B)和每一个漏极接触过孔结构(66A、66B)被嵌入在平面化电介质层60和接触层级电介质材料层70中。每一个源极接触过孔结构(66A和66B中的一个)接触源极侧金属半导体合金部分(46A和46B中的一个)，且每一个漏极接触过孔结构(66A和66B中的另一个)接触漏极侧金属半导体合金部分(46A和46B中的另一个)。
[0088]尽管关于具体实施例描述了本公开，但考虑到上述描述很明显的是，对于本领域技术人员来说，多种替代、修改和变化将是显然的。因此，本公开旨在包含落在本公开和以下权利要求的范围和精神内的所有这样的替代、修改和变化。
【权利要求】
1.一种形成半导体结构的方法，包括: 在半导体衬底上形成被平面化电介质层侧向包围的栅极腔，其中所述半导体衬底的顶面在所述栅极腔的底部被暴露； 在所述栅极腔中形成栅极电介质层； 在所述栅极腔中的所述栅极电介质层上形成至少一个平面功函数材料部分，所述至少一个平面功函数材料部分具有从所述平面化电介质层的最顶面凹陷的最顶面；以及 使用与所述至少一个平面功函数材料部分接触的金属层填充所述栅极腔。
2.根据权利要求1所述的方法，其中，所述至少一个平面功函数中的每一个在所述栅极电介质层的一个垂直内侧壁与所述栅极电介质层的另一个垂直内侧壁之间具有均匀的厚度。
3.根据权利要求1所述的方法，其中，所述至少一个平面功函数材料部分中的每一个通过各向异性地沉积功函数材料层并且去除所述功函数材料层的垂直部分而形成。
4.根据权利要求3所述的方法，其中，所沉积的所述功函数材料层的所述垂直部分的厚度小于所述功函数材料层的水平部分的厚度。
5.根据权利要求4所述的方法，其中，所述功函数材料层的所述水平部分的厚度是所述功函数材料层的所述垂直部分的厚度的至少三倍。
6.根据权利要求3所述的方法，其中，通过准直物理气相沉积(PVD)、射频物理气相沉积(RFPVD )、溅射或恒定电压衬底偏置来沉积所述功函数材料层。
7.根据权利要求3所述的方法，其中，通过各向同性蚀刻去除所述功函数材料层的水平部分的上部以及所述功函数材料层的所述垂直部分。
8.根据权利要求7所述的方法，其中，所述各向同性蚀刻是湿法蚀刻或气相蚀刻。
9.根据权利要求1所述的方法，其中，所述至少一个平面功函数材料部分中的每一个可以包括选自下述中的金属性材料:Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
10.根据权利要求1所述的方法，还包括: 在形成所述平面化电介质层之前在所述半导体衬底上形成一次性栅极结构；以及 对所述平面化电介质层进行平面化，其中在所述平面化之后所述一次性栅极电介质的最顶面与所述平面化电介质层的所述最顶面共面，并且通过去除所述一次性栅极结构而形成所述栅极腔。
11.根据权利要求1所述的方法，还包括:对所述栅极电介质层和所述金属层进行平面化，其中所述栅极电介质层的剩余部分形成栅极电介质并且所述金属层的剩余部分形成金属部分，并且所述栅极电介质和所述金属部分的最顶面与所述平面化电介质层的所述最顶面共面。
12.根据权利要求11所述的方法，其中，所述栅极电介质被形成为U形栅极电介质，该U形栅极电介质包括水平栅极电介质部分和垂直栅极电介质部分，其中所述垂直栅极电介质部分从所述水平栅极电介质部分连续地延伸到所述平面化电介质层的所述最顶面。
13.根据权利要求11所述的方法，其中，所述至少一个平面功函数材料部分的所述最顶面是从所述栅极电介质层的一个内侧壁延伸到所述栅极电介质层的另一个内侧壁的水平表面。
14.根据权利要求11所述的方法，其中，所述至少一个平面功函数材料部分包括平面功函数材料部分和另一平面功函数材料部分的叠层，所述平面功函数材料部分包括选自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合的金属性材料，并且所述另一平面功函数材料部分包括选自Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合的另一金属性材料。
15.根据权利要求11所述的方法，其中，所述至少一个平面功函数材料部分包括第一平面功函数材料部分和第二平面功函数材料部分的叠层，所述第一平面功函数材料部分的侧壁接触所述栅极电介质，并且所述第二平面功函数材料部分的侧壁接触所述栅极电介质。
16.—种半导体结构,包括: 平面化电介质层，其具有平面的最顶面并且位于半导体衬底上； U形栅极电介质，其位于所述半导体衬底上并且嵌入在所述平面化电介质层中； 至少一个平面功函数材料部分，其位于所述U形栅极电介质内并且具有从所述平面化电介质层的最顶面凹陷的最顶面；以及 金属部分，其具有与所述平面化电介质层的所述顶面共面的顶面。
17.根据权利要求16所述的半导体结构，其中，所述至少一个平面功函数材料部分中的每一个在所述U形栅极电介质的一个垂直内侧壁与所述U形栅极电介质的另一个垂直内侧壁之间具有均匀的厚度。
18.根据权利要求16所述的半导体结构，其中，所述至少一个平面功函数材料部分中的每一个包括选自下述中的金属性材料:Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合。
19.根据权利要求16所述的半导体结构，其中，所述U形栅极电介质包括水平栅极电介质部分和垂直栅极电介质部分，其中所述垂直栅极电介质部分从所述水平栅极电介质部分连续地延伸到所述平面化电介质层的所述最顶面。
20.根据权利要求16所述的半导体结构，其中，所述至少一个平面功函数材料部分的所述最顶面是从所述U形栅极电介质的一个内侧壁延伸到所述U形栅极电介质的另一个内侧壁的水平表面。
21.根据权利要求16所述的半导体结构，其中，所述U形栅极电介质的整个内侧壁接触所述金属部分和所述至少一个平面功函数材料部分的侧壁。
22.根据权利要求16所述的半导体结构，其中，所述U形栅极电介质包括介电常数大于8.0的电介质金属氧化物，并且所述半导体结构还包括栅极间隔物，所述栅极间隔物具有与所述U形栅极电介质的外侧壁接触的内侧壁。
23.根据权利要求16所述的半导体结构，其中，所述至少一个平面功函数材料部分包括平面功函数材料部分和另一平面功函数材料部分的叠层，所述平面功函数材料部分包括选自Pt、Rh、Ir、Ru、Cu、Os、Be、Co、Pd、Te、Cr、N1、TiN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合的金属性材料，并且所述另一平面功函数材料部分包括选自Hf、T1、Zr、Cd、La、Tl、Yb、Al、Ce、Eu、L1、Pb、Tb、B1、In、Lu、Nb、Sm、V、Zr、Ga、Mg、Gd、Y、TiAl、TaN、其叠层、其导电氧化物、其导电氮化物、其合金及其组合的另一金属性材料。
24.根据权利要求16所述的半导体结构，其中，所述至少一个平面功函数材料部分包括第一平面功函数材料部分和第二平面功函数材料部分的叠层，所述第一平面功函数材料部分的侧壁接触所述栅极电介质，并且所述第二平面功函数材料部分的侧壁接触所述栅极电介质。
25.根据权利要求16所述的半导体结构，还包括: 嵌入式应力生成源极区和嵌入式应力生成漏极区，其与场效应晶体管的体的单晶半导体材料外延对准； 源极侧金属半导体合金部分和漏极侧金属半导体合金部分，其分别位于所述嵌入式应力生成源极区和所述嵌入式应力生成漏极区上； 接触层级电介质材料层，其位于所述平面化电介质层上方；以及 源极接触过孔结构和漏极接触过孔结构，其嵌入所述平面化电介质层和所述接触层级电介质材料层中并且分别接触所述源极侧金属半导体合金部分和所述漏极侧金属半导体合金部分。
【文档编号】H01L27/00GK103688356SQ201280035052
【公开日】2014年3月26日 申请日期:2012年3月6日 优先权日:2011年7月20日
【发明者】郭德超, 汉述仁, 黄洸汉, 袁骏 申请人:国际商业机器公司