专利名称：Dram阵列的利记博彩app
技术领域：
本实用新型涉及动态随机存取存储器(DRAM)单元。
背景技术：
集成电路晶体管经常与氧化物区域彼此隔离。用于形成这些区域的两种常用技术是:(i )使用氮化硅层中的开口的硅的局部氧化(LOCOS )，和(i i )其中浅沟槽被氧化物填充的浅沟槽隔离(STI)。两种常用技术都不容易进行尺寸缩放，并且要求仔细布置以实现具有8F2或更小面积的DRAM单元。美国专利6545904描述了由隔离晶体管和STI的组合而获得隔离的6F2DRAM单元。隔离晶体管中的栅极氧化物比在提供更大隔离的DRAM存取晶体管中使用的氧化物厚。用于n沟道存取晶体管和隔离晶体管的P+多晶硅栅极被提出作为获得6F2DRAM单兀的另一种方法° # R1, Electronic Devices Meeting, 2001, IEDM Technical DigestInternational 第 395 页开始的由 Hiroshi Kiuirai 等人撰写的“Data Retention Time inDRAM with WSix/P+ply-Si Gate NMOS Cell Transistors”。在 1996Symposium on VLSITechnology Digest of Technical Papers 第 22 页开始的由 Masami Aoki 等人撰写的“Fully Self-Aligned6F2CelI Technology for Low CostlGb DRAW”中描述了在使用 LOCOS和隔离晶体管的位线过电容器(overcapacitor )单元中的用于6F2DRAM单元的另一种技术。
实用新型内容集成电路晶体管经常以氧化物区域彼此隔离。用于形成这些区域的两种常用技术是:(i )使用氮化硅层中的开口的硅的局部氧化(L0C0S )，和(i i )其中浅沟槽被氧化物填充的浅沟槽隔离(STI)。两种常用技术都不容易进行尺寸缩放，并且要求仔细布置以实现具有8F2或更小面积的DRAM单元。上述问题通过本公开内容中所讨论的实施例而得以解决。在本实用新型的一个实施例中，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于P沟道器件的功函数的材料。在本实用新型的另一实施例中，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于η沟道器件的功函数的材料；以及其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。在本实用新型的另一实施例在，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的η型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于η沟道器件的功函数的材料；以及其中当所述存取字线被取消选择时，所述字线保持在相对于衬底电势的负电势。本实用新型的实施例减小了单元对的水平尺寸并且更容易地对与单元对的上覆位线(例如，图1中的位线18)的单个接触部(例如，图1中的接触部28)有利，其中通过使用公共位线接触部而使单元成对并且单元具有等于6F2的面积。以下的说明和附图详细介绍了本实用新型的实施例的特定的说明性方面。然而，这些方面仅仅表示可以采用本实用新型的实施例的原理的一些不同的方式。本实用新型的实施例旨在包括所有的落入所附权利要求的宽泛范围的替换、修改、变形形式的等同形式。当结合附图加以考虑时，根据以下对本实用新型的实施例的具体描述，本实用新型的其它优点和新颖特征将变得显而易见。
图1是示出根据本说明书的一个实施例而布置的成对动态随机存取存储器(DRAM)单元的电路示意图。图2是单元对的平面图，示出了单元对与上覆位线和上覆电容器的接触部。图3是大体上通过图2的剖面线3-3而获得的电容器接触部和上覆电容器的横截面正视图。图4是大体上通过图2的剖面线4-4而获得的形成存取晶体管的栅极的金属字线的横截面正视图。图5是示出与来自存取晶体管的上覆源极/漏极区域的位线的接触部的横截面正视图。图6是示出在不使用隔离晶体管情况下实现6F2单元的另一个实施例中使用的角度扩散的平面图。
具体实施方式
在以下的说明中，描述6F2DRAM单元。阐述若干具体细节以便提供对这些单元以及诸如图3的电容器接触部结构等的所述单元在阵列中的使用的深入理解。对本领域技术人员显而易见的是这些具体细节仅仅是用于实现请求保护的存储器的一种方法。在其它示例中，不详细地描述用于制造DRAM单元的已知工艺，以免不必要地使本发明难以理解。所描述的单元对嵌入式DRAM是特别有用的，这是因为它们与逻辑CMOS技术是兼容的。在图1中，示出两对单元10和12。每个单元包括诸如晶体管14和电容器15等存取晶体管和电容器。存取晶体管14的源极/漏极区域由接触部28连接到上覆位线18。由字线16上的电势对每对单元中的一个单元进行存取。每条位线连接到诸如感测放大器20等感测放大器的一个输入端；感测放大器20的另一个输入端连接到在DRAM阵列的另一部分之上延伸的位线22。类似地，该对单元12连接到位线24，该位线24将一个输入提供到感测放大器25。存取晶体管14和26的沟道区域与位线和字线成角度。如将在图2中所见到的，这减小了单元对的水平尺寸并且更容易地对与单元对的上覆位线18的单个接触部28有利。通过诸如图1的晶体管30和31等隔离晶体管来实现每个单元对与其相邻单元对(沿着给定位线)之间的隔离。这些晶体管的栅极限定诸如图1的线32和33等虚设(du_y)字线。即使晶体管30和31的源极/漏极区域以及存取晶体管14和26的源极/漏极区域全部为n型区域，在替换栅极工艺中也由具有有利于p型器件的功函数的金属来制造这些虚设字线。存取晶体管具有功函数有利于n型器件的金属栅极。用于图2的布置的单元具有6F2的有效面积并且以基于逻辑的制造工艺来制造。(F被定义为最小间距的一半，而最小间距为最小线宽加上与该线的一侧上的线和重复图案中的下一相邻线直接相邻的间隔的宽度。对于图2的布置而言，位线处于水平方向上并且字线处于垂直方向上。位线为2F半金属间距。每个单元的水平尺寸处于1.5倍的栅极间距或3F半栅极间距。这产生了 6F2的单元面积。)可以在块状硅衬底上或在绝缘体上硅(SOI)衬底上制造图2的布置。在一个实施例中，从P型块状硅衬底蚀刻蜿蜒形的鳍状半导体主体40、41和42，主体40、41和42中的每个大体上都分别平行于诸如位线43、44和45等相邻位线。诸如主体42等连续主体包括在例如主体42的区域48上形成的“ \ ”形部分。主体40、41和42包括存取晶体管和隔离晶体管两者的n型源极/漏极区域以及这些晶体管的沟道区域。应该注意，虽然在针对一个实施例的三栅极工艺中使用凸起的主体，但是这对于布置不是必须的，例如可以在块状硅中直接形成源极/漏极和限定在其间的沟道区域。在线40、41和42之间、在水平方向上形成STI区域。并且如以上所述，由隔离晶体管提供单元对之间的垂直隔离，在半导体主体与诸如图2的虚设字线52和53等垂直设置的虚设字线的交叉处限定隔离晶体管。每对单元通过设置在单元对的相对侧上的隔离晶体管而与沿着诸如主体40等给定硅主体的相邻的单元对隔离。隔离晶体管中的每个都包括诸如区域72和74等源极/漏极区域，其间限定有沟道区域。在限定存取晶体管的栅极的虚设字线52与53之间形成诸如字线50和51等存取字线。诸如位线43、44和45等大体上水平设置的位线是在例如设置在大体上垂直于字线的衬底之上的金属层I中形成的金属线。与给定位线相关的全部存取晶体管(例如沿着用于位线43的主体40形成的存取晶体管)具有诸如接触部60和61等过孔接触部，使得来自一对存取晶体管中的每个存取晶体管的源极/漏极区域通过单个过孔接触部而连接到位线。因此，具有源极/漏极区域63和64 (限定成角度的沟道区域65)的存取晶体管以及具有源极/漏极区域66和68 (限定成角度的沟道区域70)的存取晶体管通过公共过孔接触部61而连接到字线43。每个存取晶体管的另一源极/漏极区域通过诸如接触部75和76等接触部过孔而连接到电容器。从图3将更好地看出，在位线之上的电容器(COB)布置有利于6F2单元尺寸并且也消除了对衬底水平的处理步骤的需要，该衬底水平的处理步骤未必与另外在电容器的形成中使用衬底区域的情况下将需要的逻辑工艺兼容。图2的布置的全部源极/漏极区域是η+区域。因此，存取晶体管和隔离晶体管两者都是η沟道器件。然而，限定隔离晶体管的栅极的金属线包括有利于P型器件的材料，更具体地包括具有大约在4.8至5.1eV之间的功函数的金属。与此相反，限定存取晶体管的栅极的存取字线由具有有利于η型器件的功函数的金属制造，更具体地由具有大约在4.0至4.2eV之间的功函数的金属制造。在一个实施例中，虚设字线保持在低于O伏的电势(相对于衬底的O伏)。而且，当未选择存取晶体管的列时，存取字线保持在低于O伏的该相同电势处。在2010年12月20日提交的申请N0.12/928989的“NOR Word Line Selection”中和在2010年12月20日提交的申请N0.12/928949的“NAND Logic Word Line Selection”中描述了可以用于图2的布置的字线选择。在2010年12月20日提交的申请N0.12/928948的“Hierarchical DRAMSensing”中描述可以以图2的阵列使用的分级DRAM感测配置。以上引用的全部三个申请均转让给本申请的受让人。在图3中，在横截面图中示出用于单个DRAM单元的电容器和过孔接触部。半导体衬底81包括具有在过孔接触部86之下的源极/漏极区域的完整主体。由绝缘体(有时称为O层层间电介质(ILD))围绕接触部86。在第一层ILD中，过孔接触部包括从接触部86延伸到大马士革铜镶嵌部(damascene copper inlay)88的插头87 (例如鹤插头)。注意存在穿过将每一 ILD层分隔开的蚀刻停止层85而形成的开口，用于接触下方层。另外在第二 ILD中，过孔接触部包括具有上覆大马士革铜镶嵌部90的插头91。电容器形成在所示出实施例的ILD层3和4中。其包括与下方镶嵌部90接触的第一板92。绝缘体93使板92与内部的第二板94绝缘。板94通过未示出的连接而连接到地(衬底电势)。注意在每个较高的ILD层处，线间隔增大。然而，在所示出实施例的电容器之间存在足够的间隔，以允许在该COB单元的6F2面积内制造单元。在转让给本申请的受让人的共同未决申请N0.13/041170中描述电容器的制造。通过图2的剖面线4-4获得的图4示出诸如图2的主体41等的半导体主体和与主体绝缘的上覆金属字线50，典型地如场效应晶体管的情况。在用于制造图2的阵列的一种工艺中，字线最初由牺牲多晶硅层形成并且然后在晶体管的源极/漏极区域与牺牲栅极对准掺杂之后，利用替换栅极工艺来以金属字线替换多晶硅。对于图4而言，金属字线50是具有有利于η沟道器件的功函数的金属字线。通过图2的剖面线5-5获得的图5示出从上覆字线43到为源极/漏极区域的半导体主体40的接触部。该位线形成在第一金属层中。接触部100将位线43和插头101连接到图2的成对单元布置中的两个存取晶体管之间设置的主体40 (源极/漏极区域)。再次，沿着蚀刻停止层85示出ILD0。图6是其中DRAM COB单元被组织为线性对而不具有虚设字线的替换布置。在区域130内示出单个单元。在扩散区120的每个中形成一对单元。(注意未示出全部扩散区120。)在不具有图2的蜿蜒主体的线性配置中使单元成对。在每个扩散部之间使用STI。针对单元的全部扩散均发生在相对于晶片的主角(principal angle)的相同角度。因此,在沟道注入和源极/漏极注入两者的相同轴偏离取向上设置晶片。[0033]图6中示出的全部字线，具体地线105、106、107、108和109是存取字线。当被选择时字线是正的，而当取消选择时字线保持在负电势。位线未被示出，它们跨过位线接触部110而水平地设置。每个单元对共享设置在其单元之间的中间位置的位线接触部110。如从矩形块112可以看到的，单元具有等于6F2的面积，其3F在该实施例的字线方向上延伸，2F从字线到字线(诸如从字线105到字线106)延伸。因此，已经描述了 DRAM布置，其中通过使用公共位线接触部而使单元成对并且单元具有等于6F2的面积。
权利要求1.一种DRAM阵列，包括: 一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开； 存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及 虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于P沟道器件的功函数的材料。
2.根据权利要求1所述的DRAM阵列，其中所述虚设字线的所述功函数大约为4.8-5.1eV0
3.根据权利要求1所述的DRAM阵列，其中所述虚设字线耦合到相对于衬底电势的负电势。
4.根据权利要求1所述的DRAM阵列，包括过孔接触部，所述过孔接触部连接到所述存取晶体管的所述另一源极/漏极区域，用于提供与上覆电容器的连接。
5.根据权利要求1所述的DRAM阵列，其中所述位线是设置在所述阵列中的所述单元对之上的金属线。
6.根据权利要求1所述的DRAM阵列，其中所述电容器设置在所述位线之上。
7.根据权利要求1所述的DRA M阵列，其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。
8.根据权利要求1所述的DRAM阵列，其中所述源极/漏极区域、存取晶体管沟道区域和公共沟道区域由大体上垂直于所述字线设置的连续蜿蜒形半导体主体形成。
9.根据权利要求1所述的DRAM阵列，其中每个单元都具有大约6F2的面积。
10.一种DRAM阵列，包括: 一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部； 存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及 其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。
11.根据权利要求10所述的DRAM阵列，其中当所述存取字线被取消选择时，所述存取字线保持在相对于衬底电势的负电势。
12.根据权利要求10所述的DRAM阵列，其中所述存取字线由具有大约在4.0eV至4.2eV之间的功函数的金属制造。
13.根据权利要求10所述的DRAM阵列，其中每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与相邻单元对中的存取晶体管的其它源极/漏极区域分隔开，并且包括大体上垂直于所述位线延伸的虚设字线，每条虚设字线在所述公共沟道区域中的一个公共沟道区域之上延伸，所述虚设字线包括具有有利于P沟道器件的功函数的材料。
14.根据权利要求13所述的DRAM阵列，其中所述虚设字线的所述功函数大约为4.8-5.1eV0
15.根据权利要求10所述的DRAM阵列，包括过孔接触部，所述过孔接触部连接到所述存取晶体管的所述另一源极/漏极区域，用于提供与上覆电容器的连接。
16.根据权利要求10所述的DRAM阵列，其中所述位线是设置在衬底之上的金属线。
17.根据权利要求10所述的DRAM阵列，其中所述电容器设置在所述位线之上。
18.一种DRAM阵列，包括: 一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的η型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部； 存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于η沟道器件的功函数的材料；以及 其中当所述存取字线被取消选择时，所述字线保持在相对于衬底电势的负电势。
19.根据权利要求18所述的DRAM阵列，其中每个单元对设置在公共扩散区中。
20.根据权利要求19所述的DRAM阵列，其中所述公共扩散区中的每个公共扩散区由浅沟槽隔离部分隔开。
21.根据权利要求19所述的DRAM阵列，其中每个所述公共扩散区与所述存取字线成相同的角度。
22.根据权利要求19所述的DRAM阵列，其中用于每个单元对的所述公共过孔接触部大致位于每个所述公共扩散区中的中间位置处。
专利摘要描述了一种具有成对单元的6F2DRAW单元。在一个实施例中，由具有限定虚设字线的栅极的n型隔离晶体管将所述单元对分隔开。由具有有利于p沟道器件的功函数的金属制造虚设字线。
文档编号H01L27/108GK202996837SQ20122030674
公开日2013年6月12日 申请日期2012年6月27日 优先权日2011年6月27日
发明者王奕, M·C·韦伯, N·林德特, S·希瓦库马, K·张, D·索马谢卡尔 申请人:英特尔公司