专利名称：半导体封装结构的利记博彩app
技术领域：
本实用新型涉及一种半导体封装结构，特别是涉及一种具有抗导电膜的半导体封装结构
背景技术：
现有习知为了防止导线架与多余的电子元件电性连接造成短路，因此常利用半刻蚀方式将导线架的引脚前半段厚度变薄，使导线架的引脚前半段得以被封胶体包覆以降低与其它电子元件接触的机率，但此种导线架结构与芯片结合时，由于引脚前半段的厚度无法支撑芯片接合时的压力而容易导致封装结构变形。由此可见，上述现有的导线架在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。因此如何能创设一种新型结构的半导体封装结构，亦成为当前业界极需 改进的目标。有鉴于上述现有的导线架存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的半导体封装结构，能够改进一般现有的导线架，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本实用新型。
发明内容本实用新型的目的在于，克服现有的导线架存在的缺陷，而提供一种新型结构的半导体封装结构，所要解决的技术问题是使其提高该半导体封装结构导电性及导热性，也可与其它半导体封装结构或电子元件相互堆栈并形成电性连接，非常适于实用。本实用新型的目的及解决其技术问题是采用以下的技术方案来实现的。依据本实用新型提出的一种半导体封装结构，其中其至少包括一导线架，其具有多个引脚，各该引脚具有一第一端部、一第二端部及一连接该第一端部及该第二端部的半刻蚀部，该第一端部具有一第一上表面及一第一下表面，该第二端部具有一第二上表面及一第二下表面，该半刻蚀部具有一第三上表面及一第三下表面；一芯片，其设置于所述引脚上方，该芯片具有一主动面及多个设置于该主动面的凸块，该主动面朝向所述第一端部的所述第一上表面且所述凸块电性连接于该导线架；一封胶体，其包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面及各该第二端部的该第二下表面；该封胶体具有一位于该第二端部及该半刻蚀部上方的第一包覆部及一位于相邻第一端部间的第二包覆部，该第二包覆部具有一底面；以及一抗导电膜，其覆盖各该引脚的该第一端部的该第一下表面及该第二包覆部的该底面。。本实用新型的目的以及解决其技术问题还可以采用以下的技术措施来进一步实现。前述的半导体封装结构，其中所述的另包括有多个焊料，所述焊料电性连接所述凸块及该导线架。[0009]前述的半导体封装结构，其中所述的抗导电膜具有一显露面，各该第一端部的该第一上表面至该显露面之间具有一第一高度，各该第二端部的该第二上表面至该第二下表面之间具有一第二高度，该第一高度大于该第二高度。前述的半导体封装结构，其中所述的半刻蚀部的该第三上表面至该第三下表面之间具有一第三高度，该第三高度小于该第二高度。前述的半导体封装结构，其中所述的另包括有一接合层，该接合层形成于所述第一端部的所述第一上表面。本实用新型与现有技术相比具有明显的优点和有益效果。由以上技术内容可知，为达到上述目的，本实用新型提供了一种半导体封装结构，其包括一导线架、一芯片、一封胶体以及一抗导电膜，该导线架具有多个引脚，各该引脚具有一第一端部、一第二端部及一连接该第一端部及该第二端部的半刻蚀部，该第一端部具有一第一上表面及一第一下表面，该第二端部具有一第二上表面及一第二下表面，该半刻蚀部具有一第三上表面及一第 三下表面，该芯片设置于所述引脚上方，该芯片具有一主动面及多个设置于该主动面的凸块，该主动面朝向所述第一端部的所述第一上表面且所述凸块电性连接于该导线架，该封胶体包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面及各该第二端部的该第二下表面，该封胶体具有一位于该第二端部及该半刻蚀部上方的第一包覆部及一位于相邻第一端部间的第二包覆部，该第二包覆部具有一底面，该抗导电膜覆盖各该引脚的该第一端部的该第一下表面及该第二包覆部的该底面。借由上述技术方案，本实用新型半导体封装结构至少具有下列优点及有益效果由于该导线架的所述第一端部未经半刻蚀处理，因此可增加该导线架与该芯片对接时的支撑强度，且该抗导电膜覆盖各该引脚的该第一端部的该第一下表面，进而增加该半导体封装结构的可靠度，此外，该导线架的所述第二端部的所述第二下表面为裸露，提高该半导体封装结构导电性及导热性，也可与其它半导体封装结构或电子元件相互堆栈并形成电性连接。上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图I是依据本实用新型的一较佳实施例，一种半导体封装结构的截面示意图。图2是依据本实用新型的一较佳实施例，该半导体封装结构的仰视图。100 :半导体封装结构110:导线架111 :引脚112 :第一端部112a 第一上表面112b:第一下表面113:第二端部113a:第二上表面113b:第二下表面114:半刻蚀部114a:第三上表面114b:第三下表面120 :芯片121 :主动面[0026]122:凸块123 :背面130 :封胶体131第一包覆部132a底面132第二包覆部140:抗导电膜141 :显露面150 :焊料160 :接合层Hl :第一高度H2 :第二高度H3 :第三高度具体实施方式为更进一步阐述本实用新型为达成预定发明目的所采取的技术手段及功效，
以下结合附图及较佳实施例，对依据本实用新型提出的半导体封装结构其具体实施方式
、结构、特征及其功效，详细说明如后。请参阅图I及图2，其本实用新型的一较佳实施例，一种半导体封装结构100包括一导线架110、一芯片120、一封胶体130、一抗导电膜140以及多个焊料150，该导线架110具有多个引脚111，各该引脚111具有一第一端部112、一第二端部113及一连接该第一端部112及该第二端部113的半刻蚀部114,该第一端部112具有一第一上表面112a及一第一下表面112b,该第二端部113具有一第二上表面113a及一第二下表面113b,该半刻蚀部114具有一第三上表面114a及一第三下表面114b,该芯片120设置于所述引脚111上方，该芯片120具有一主动面121、多个设置于该主动面121的凸块122及一背面123，该主动面121朝向所述第一端部112的所述第一上表面112a且所述凸块122电性连接于该导线架110，在本实施例中，所述凸块122的材质可选自于金、铜、铜/镍、铜/镍/金或非金属凸块其中之一，该封胶体130包覆该芯片120及所述引脚111，且该封胶体130显露出各该第一端部112的该第一下表面112b及各该第二端部113的该第二下表面113b，该封胶体130具有一位于该第二端部113及该半刻蚀部114上方的第一包覆部131及一位于相邻第一端部112间的第二包覆部132，该第二包覆部132具有一底面132a，该抗导电膜140覆盖各该引脚111的该第一端部112的该第一下表面112b及该第二包覆部132的该底面132a以防止短路的情形发生，进而提高该半导体封装结构的可靠度。请再参阅图I及图2，在本实施例中，该抗导电膜140的材质为高阻抗高分子材料，该抗导电膜140具有一显露面141,各该第一端部112的该第一上表面112a至该显露面141之间具有一第一高度Hl，各该第二端部113的该第二上表面113a至该第二下表面113b之间具有一第二高度H2，该第一高度Hl大于该第二高度H2，该半刻蚀部114的该第三上表面114a至该第三下表面114b之间具有一第三高度H3，该第三高度H3小于该第二高度H2，所述焊料150电性连接所述凸块122及该导线架110，此外，该半导体封装结构100另包括有一接合层160，该接合层160形成于所述第一端部112的所述第一上表面112a、所述第二端部113的所述第二上表面113a及所述半刻蚀部114的所述第三上表面114a，该接合层160的材质可选自于镍/铅/金、银或锡银其中之一。由于该导线架110的所述第一端部112未经半刻蚀处理，因此可增加该导线架110与该芯片120对接时的支撑强度，且该芯片120及该导线架110之间借由所述焊料150及该接合层160直接电性连接，使得该半导体封装结构100工艺简便，此外，该导线架110的所述第二端部113的所述第二下表面113b为裸露，提高该半导体封装结构100导电性及导热性，也可与其它半导体封装结构或电子元件相互堆栈并形成电性连接。 以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案的范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型技 术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。
权利要求1.一种半导体封装结构，其特征在于其至少包括 一导线架，其具有多个引脚，各该引脚具有一第一端部、一第二端部及一连接该第一端部及该第二端部的半刻蚀部，该第一端部具有一第一上表面及一第一下表面，该第二端部具有一第二上表面及一第二下表面，该半刻蚀部具有一第三上表面及一第三下表面； 一芯片，其设置于所述引脚上方，该芯片具有一主动面及多个设置于该主动面的凸块，该主动面朝向所述第一端部的所述第一上表面且所述凸块电性连接于该导线架； 一封胶体，其包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面及各该第二端部的该第二下表面；该封胶体具有一位于该第二端部及该半刻蚀部上方的第一包覆部及一位于相邻第一端部间的第二包覆部，该第二包覆部具有一底面；以及 一抗导电膜，其覆盖各该引脚的该第一端部的该第一下表面及该第二包覆部的该底 面。。
2.如权利要求I所述的半导体封装结构，其特征在于另包括有多个焊料，所述焊料电性连接所述凸块及该导线架。
3.如权利要求I所述的半导体封装结构，其特征在于其中所述的抗导电膜具有一显露面，各该第一端部的该第一上表面至该显露面之间具有一第一高度，各该第二端部的该第二上表面至该第二下表面之间具有一第二高度，该第一高度大于该第二高度。
4.如权利要求3所述的半导体封装结构，其特征在于其中所述的半刻蚀部的该第三上表面至该第三下表面之间具有一第三高度，该第三高度小于该第二高度。
5.如权利要求I所述的半导体封装结构，其特征在于另包括有一接合层，该接合层形成于所述第一端部的所述第一上表面。
专利摘要本实用新型是有关于一种半导体封装结构，其包括一导线架、一芯片、一封胶体以及一抗导电膜，该导线架具有多个引脚，各该引脚具有一第一端部及一第二端部，该第一端部具有一第一上表面及一第一下表面，该第二端部具有一第二上表面及一第二下表面，该芯片设置于所述引脚上方，该芯片具有多个凸块，且所述凸块电性连接于该导线架，该封胶体包覆该芯片及所述引脚，且该封胶体显露出各该第一端部的该第一下表面及各该第二端部的该第二下表面，该封胶体具有一第一包覆部及一第二包覆部，该第二包覆部具有一底面，该抗导电膜覆盖各该引脚的该第一端部的该第一下表面及该第二包覆部的该底面。
文档编号H01L23/495GK202487566SQ201220096230
公开日2012年10月10日 申请日期2012年3月14日 优先权日2012年3月14日
发明者何荣华, 倪志贤, 张世杰, 涂家荣, 谢庆堂, 郭志明 申请人:颀邦科技股份有限公司