专利名称：具有隔离沟槽的半导体器件的利记博彩app
技术领域：
本发明涉及半导体器件和制造半导体器件的方法，更具体地涉及隔离沟槽半导体FET及其制造方法。
背景技术：
隔离沟槽半导体器件的一个示例是沟槽-栅极(trench-gate)半导体器件，其中半导体本体包括朝向所述器件第一主表面的源极区和在所述器件较深处的漏极区。所述源极区和漏极区典型地是η型掺杂。位于所述源极和漏极之间的是本体区，为P型掺杂。为了导通所述器件，使得它在所述源极和漏极之间传导电流，必须构建通过所述P型本体区的沟道(channel)。为了构建所述沟道，提供了栅极电极，所述栅极材料位于靠近所述器件中沟槽的本体区。所述沟槽典型地有氧化物内衬，以便将所述栅极与所述本体电隔离。给所述栅极提供正偏压会产生电场，所述电场局部地耗尽所述P型本体并且将其反转以局部地变成η型传导。当传导时，需要低电阻(Rds(on))通过所述器件。常规地，提供通过所述本体的短的垂直沟道实现这一点，所述短垂直沟道是相对高掺杂的。还已知将承载有这些沟槽栅极器件的半导体的有源区与一个或者多个较深的隔离沟槽相隔离，所述较深的隔离沟槽形成围绕所述有源区的封闭形状。随着功率场效应晶体管(MOSFET)开关性能的提高，在应用中的高压尖峰变得有问题。例如，在使用两个串联的MOSFET来形成半桥(中点被称作开关节点)的DC-DC转换器中，一旦所述高边器件(或者控制FET)的栅极电荷足够小，使得其导通和截止不再控制所述开关节点的电压输出的变化速率(即所述电压的变化速率由所述总电感的谐振频率确定，以及所述低边器件的COSS和所述电流的变化速率由总电感确定)，那么由于所述低边输出电容及其反向恢复电荷的非线性，会出现不可接收的高压尖峰。尽管有利于减小控制FET的开关速度以改善开关损耗，但是假如这种改进与所述电路电感的减小不匹配，那么将会导致高压尖峰。在不可能减小电感的应用中(由于实际限制或者客户不情愿)，需要较慢的开关控制。由于新技术提供了更快的开关和更低的成本(对于相同的导通电阻RDS(on))，有必要还具有设计出有意放慢的产品的能力。功率MOSFET设计是大量单个MOSFET (或者单元)的组合，每一个均具有不同的切换速度，所述速度与所述MOSFET单元的栅极与所述栅极焊盘之间的电阻有关。所述开关速度与所述栅极电阻和所述栅极电容的乘积有关。这种分布式栅极意味着在接通时具有最小栅极阻抗的单元将首先导通并且维持所述漏极电流直至所述器件的剩余部分都已经导通。相反地，只有具有最高栅极阻抗的单元已经截止，所述器件才会截止。出于这个原因，导通比截止快得多，其结果是在导通时更容易出现大的尖峰。随着所述电流在所述电路中升高/降低，在电路电感上电压降的效果意味着开关损耗主要出现在所述MOSFET截止时。因此，减小开关尖峰的理想解决方法是:在对截止没有显著影响的情况下，减慢所述MOSFET的导通。
常见的解决方法是通过去除栅极母线(busbar)来增加所述MOSFET的栅极电阻。然而，这对所述截止开关速度(因而效率)比对导通的影响大得多并且对效率具有决定性的影响。第二种已知的解决方法是去激活所述设计的最快部分(例如通过省略在这个区域中的源极注入)，因此它不提供高的电流变化速率。尽管这种策略是成功的，但它是昂贵的，因为它消耗了有源区(即增加了所述导通电阻RDS(On))。
发明内容
根据本发明的第一方面，提供了一种半导体器件:多个晶体管，在半导体衬底的有源区形成，所述晶体管每一个均包括源极层、漏极层和栅极；至少一个隔离沟槽，在所述有源区周围形成并且具有绝缘体内衬；以及至少一个另外的沟槽，与所述隔离沟槽一起处理并且由所述绝缘体内衬和电极材料填充，其中将晶体管栅极电连接至所述另外的沟槽的顶部，并且晶体管漏极电容性地连接至所述另外的沟槽的底部。这种结构利用与所述隔离沟槽相同设计的沟槽形成电容器。所述电容器被连接在所述晶体管的栅极与漏极(都是并联)之间，并且用于减慢所述晶体管的开关接通速度，从而防止尖峰。所述绝缘体用作电容器电介质。可以设计沟槽电容器的数量及其位置，以便提供所需的器件导通特性。例如，所述多个晶体管是并联连接，并且可能1，000，000至10，000，000个MOS晶体管形成一个单独的器件。例如，在所述隔离沟槽中的电极被连接至所述源极电位。所述另外沟槽可以在形成所述晶体管的有源区的外部，或者它可以在所述有源区的内部。例如，所述隔离沟槽和所述另外的沟槽可以用绝缘体作内衬并且用诸如掺杂多晶硅的电极材料填充，所述掺杂多晶硅形成隔离沟槽电极。在一个示例中，所述晶体管包括限定了漏极区的半导体衬底，在所述衬底上方形成的漂移区，在所述漂移区上方形成的半导体本体层以及在所述半导体本体层上方形成的源极层，其中所述栅极沟槽形成在从所述源极层的表面向下延伸进入所述漂移区的沟槽中。所述衬底可以是η型，所述漂移区是具有较低掺杂浓度的η型，所述半导体本体是P型以及所述源极层是η型。这样定义了一种用于所述晶体管的已知沟槽-栅极结构。优选地，所述隔离沟槽和至少一个另外的沟槽从所述源极层表面向下延伸比所述栅极沟槽更深进入所述漂移区。多个晶体管可以使其栅极经由栅极母线连接至栅极焊盘，栅极线从所述栅极母线延伸进入所述有源区，其中在所述栅极焊盘与所述栅极母线之间提供串联阻抗，以及其中沿第二另外的沟槽形成所述串联阻抗，所述第二另外的沟槽与所述隔离沟槽一起处理并且在所述栅极母线与所述栅极焊盘之间延伸。这种结构可以用于给所述栅极增加串联阻抗，是据此可以减小所述导通速度的另一种机制。根据本发明的第二方面，提供了一种半导体器件，包括:多个晶体管，在半导体衬底的有源区形成，晶体管每一个均包括在漏极层上方形成的源极层和栅极；至少一个隔离沟槽，围绕所述有源区形成并且具有绝缘体内衬；以及至少一个另外的沟槽，与所述隔离沟槽一起处理并且由所述绝缘体内衬和电极材料填充，其中所述至少一个另外的沟槽串联连接在栅极焊盘与所述晶体管的栅极之间，以便提供串联栅极阻抗。这种结构利用与隔离沟槽相同设计的沟槽形成阻抗，诸如电阻器。所述阻抗与所述晶体管(都是并联)的栅极串联连接并且再次用于减慢所述晶体管的开关接通速度，从而防止尖峰。因此所述隔离沟槽用作电阻器。可以组合使用所述串联阻抗和所述栅极-漏极电容。在相同设计中栅极-漏极电容和串联栅极电阻都可以以可调的方式增加的事实实现了所述设计中的显著改善。
下面参考附图，仅以示例的方式描述本发明的实施例，其中:图1示出了通过已知沟槽-栅极半导体器件的有源区的一部分的部分截面图；图2示出了通过已知沟槽-栅极半导体器件的非有源区的一部分的部分截面图，其中隔离沟槽用于形成漏极-源极电容器；图3示出了通过本发明所述半导体器件的非有源区的一部分的部分截面图，其中隔离沟槽用于形成栅极-漏极电容器；图4示出了本发明所述栅极导体和串联栅极电阻器结构的第一示例；图5示出了与栅极-漏极电容器结合的本发明所述栅极导体和串联栅极电阻器结构的第二示例；图6示出了栅极电阻对所述器件性能的影响；图7以平面图的形式示出了本发明所述栅极导体和串联栅极电阻器结构；图8示出了通过图7所示X-X'的截面图；图9示出了通过图7所示Y-Y'的截面图；以及图10示出了所述有源区的截面图。
具体实施例方式应当指出，附图是示意性的，并非按比例绘制。为了附图的清晰和方便起见，这些附图部件的相对尺寸和比例已经在大小上夸大或者缩小。相同的参考符号通常用于表示已修改的以及不同的实施例中对应的或者类似的特征。本发明提供了一种使用隔离沟槽的半导体器件，并且提供了隔离所需的一个或者多个附加沟槽。这些附加沟槽可被连接在晶体管栅极与所述漏极之间，用于提供附加的栅极-漏极电容，或者它们可被用于形成耦合至所述晶体管栅极的串联阻抗。这些措施可被单独地或者组合地使用，以便减小所述开关速度，从而减小电流尖峰。
图1示出了通过已知沟槽-栅极半导体器件一部分的部分截面图。沟槽-栅极半导体器件或者沟槽FET具有与其第一主表面11相邻的源极区1，以及形成了所述器件漏极的衬底2。在所述源极区与漏极区之间是本体区3和漂移区6。从所述第一主表面向下延伸进入所述器件的是沟槽4。所述沟槽的侧壁用氧化物5或者其他绝缘材料(诸如氮化硅)作内衬，用于使位于沟槽4内的所述栅极8与所述半导体层隔离。形成通过所述源极区I的阱(well)或者隔离壕(moat)9，以便允许实现与所述源极区和本体区的接触。在所示器件中，所述源极区I和漏极区2是η型或者η+型。所述外延的漂移区6也具有η型导电性，但是具有比所述源极区或者漏极区更低的η型掺杂。所述本体区是相反掺杂的，即P型掺杂。在使用中，当在所述沟槽中的栅极上施加正向偏压时，产生一个场，所述场局部地耗尽与所述沟槽相邻的所述孔的P型本体，并且允许类型反转，从而允许电流在所述源极区I与漂移区6之间流动。使用常规的外延η型漂移区6是特别方便的，因为它在没有与多种注入或者高温退火相关联的复杂性或者加工难度的情况下提供了均匀的掺杂层(或者适当情况下的梯度层)，以便通过其他方式产生合适的漂移区。本发明的一个方面基于采用已经用于形成隔离沟槽的工艺形成电容器。连接这些电容器，使得它们减小所述开关速度。一种已知的沟槽功率MOSFET工艺采用源极相连的隔离沟槽，所述沟槽在所述栅极焊盘或者栅极环或者栅极母线下方，并且有时在除了有源区域外的隔开区域中。这些隔离沟槽是在边缘终止(edgetermination)所需的那些沟槽之外的。只需要I或2个隔离沟槽提供边缘终止，而所述附加沟槽用于给所述器件提供附加的漏极-源极电容Q3J具有更线性的电压依赖性)，以有助于电压尖峰的抑制。这个附加电容只对半桥电路的低边器件是有益的，因为当发生振荡(ringing)(过冲以及随后的阻尼振荡)时，高边器件的漏极-源极电容通过所述沟道短路。在图2中示出了一种已知的方法，该图以截面图的形式示出了一种已知的使用隔离沟槽来形成漏极-源极电容。图2没有示出所述栅极沟槽，而是示出了在所述有源区之外的区域(即在形成晶体管单元阵列的区域之外)，以及示出了在所述漂移区6内形成的较深的隔离沟槽14。所述源极金属被表示为20。所述隔离沟槽内衬被表示为22，所述内衬是电介质材料，诸如TE0S。所述带有内衬的沟槽由掺杂多晶硅25填充。所述注入区被表示为23，它限定了所述P型半导体本体。在钨内衬28内的钨柱塞24实现了至所述隔离沟槽14的接触。TEOS电介质26将所述钨内衬28与所述P型本体注入区23隔开。所述层20(源极金属)、24(钨柱塞)和28(钨内衬)可被一起看作是所述源极金属层。在第一方面中，本发明基于隔离沟槽(再次例如位于所述栅极焊盘/环/母线下方或者在所述有源区之外)至所述栅极电位而非源极电位的连接。这将不影响所述器件的击穿电压，并且只要所述隔离沟槽内部的所述绝缘体厚度足够厚(在已知工艺过程的情况下)，将不会影响可靠性。图3示出了本发明这方面的方法。图3对应于图2，但是用所述栅极金属30而非所述源极金属20作为至所述隔离沟槽的顶部接触。所有其他的层都是相同的。这个与所述隔离沟槽有关的变化将漏极-源极电容Cds转变成栅极-漏极电容CeD，从而只通过布局就将快速开关技术转变成较慢开关技术，无需工艺变化。此外，由于所述隔离沟槽由栅极金属覆盖，它们可被规则地连接，以便确保几乎没有栅极电阻，确保它会影响所述管芯最快部分的充电时间。本发明这方面的解决方法是所述隔离沟槽在控制FET设计中更有效的利用，所述设计旨在用于认为现有设计太快的应用中。通过去掉至所述沟槽之间本体区的源极接触可以增加所述附加电容，从而确保它们处在漏极电位。另一个优点是会提高所述器件的ESD能力，小的控制FET经受差的ESD能力。本发明的第二方面再次利用隔离沟槽结构，但是提供有意的附加串联栅极电阻。图4示出了第一方法，并且示出了所述有源区。所述源极区域被表示为20，并且在这个区域下可以有成千上万的晶体管单元。围绕所述有源区的隔离沟槽没有被示出。所述栅极焊盘40通过串联电阻器44连接至栅极环42。然后所述栅极环42连接至栅极母线46。各个晶体管由所述栅极环和栅极母线馈电。包含这种电阻器的第二布局如图5所示。在所述栅极焊盘40与所述栅极环42之间再次设置串联电阻44。图5还示出了用于形成如上所述的栅极-漏极电容的区域50。这需要有源区中的小牺牲。当如上所述经由隔离沟槽增加所述栅极-漏极电容不足以单独地减慢所述器件时，可以使用附加电阻器44。可以使用在所述栅极焊盘与分配所述栅极信号的所述栅极环/母线之间的串联电阻，而不是去除母线，如上所述去除母线不是非常有效的并且对截止损耗具有较大影响。图6示出了包括和省略所述中心母线以及附加串联栅极电阻如何影响所述管芯上栅极信号的传播延迟。该图以累积的方式示出了所述信号延迟随所述管芯百分比的变化，即所述管芯的某一部分达到所述输入信号等级的指定比例所用的时间。给出了三个图表:一个是具有单独中心母线的标准设计，一个是去除了母线的设计，一个是具有增加的栅极串联电阻的设计。它表明，去除母线确实减慢了截止，但是也增加了所述晶体管单元上开关的不均匀性。替代去除所述母线，可以利用所述增加的栅极电阻实现开关中的类似减慢，但却具有更均匀的单元开关。所述金属层的低电阻(以及与湿法刻蚀相关联的工艺可变性)使得该层不适用于实现所需的电阻器(阻值大约1-2Ω)，这意味着使用多晶硅是优选的，而且当填充带有内衬的隔离沟槽时，掺杂多晶硅已经存在于所述隔离沟槽设计中。因此，本发明的第二方面基于使用所述隔离沟槽网络形成多晶硅电阻器。下面将更详细地描述这种结构。通过将所述额外的电容与所述串联栅极电阻器结合，可以提高所述ESD能力。在相同设计中栅极-漏极电容(CeD)和串联栅极电阻(Re)都可以以可调的方式增加的事实实现了所述设计中的显著改善。下面的公式描述了如何以独立的方式利用这两个参数来调节所述晶体管特性:Rg = a L/W(标准电阻与长度/宽度成比例)
Cgd = β X面积=LXff (标准电容与面积成比例)其中:长度L =隔离沟槽的长度(例如图7所示长度Y-Y’ )；宽度W=隔离沟槽的间距X并联连接沟槽的数量(例如图7所示宽度X-X’)；以及α和β是常数。这意味着可以通过选择L/W的比值获得所需的Re数值。然后通过选择合适的L或者W的数值获得所需的CeD数值。这样使得能够以可调的方式增加阻抗。使用地下隔离沟槽可以增加所述栅极电阻。可以经由所述隔离沟槽的深度、所述内衬的宽度和所述漂移区的掺杂实现所增加电容的进一步精细调节。现在将更详细地示出形成所述串联电阻器的方式。图7示出了所述源极区域和两个分开的栅极区域(例如栅极焊盘和栅极环)的平面图，其间将形成所述附加的串联电阻器。图8示出了图7的X-X'的截面图并且与图3的相同。再次，这涉及没有所述晶体管单元的区域，即在所述栅极焊盘或者栅极环下面没有单元，但是在这个区域中形成附加的栅极-漏极电容。图9示出了图7的Y-Y'的截面图。如图所示，在栅极金属区域30之间存在断开，但是在这些栅极金属区域之间存在沿所述隔离沟槽14的多晶硅填充的连接，以便构建串联栅极电阻器Re。通过与所述栅极金属区域的连接之间的距离改变所述电阻器的值。在上述示例中，用于所述串联电阻器或者所述栅极-漏极电容器的所述隔离沟槽在所述有源区之外。然而，它们可以在所述有源区内部。图10示出了在所述有源区中的较浅的栅极沟槽90。上面已经结合MOSFET晶体管、特别是沟槽-栅极器件描述了本发明。这是因为沟槽-栅极技术已经包括了合适沟槽的形成。本发明可以应用于横向和纵向DM0S，并且还可以应用于也使用本发明概念的IGBT。更具体地，不需要沟槽-栅极结构，因为本发明基于所述隔离沟槽结构。从所述附图、说明书和所附权利要求的学习中，本领域普通技术人员在实践所声称的发明时，可以理解和实现所公开实施例的各种变化。在所述权利要求中，词语“包括”不排除其他元件或者步骤，以及不定冠词“一个”不排除多个。唯一的事实在于在互不相同的从属权利要求中列举的某些措施不表示不能有利地利用这些措施的组合。在所述权利要求中的任何参考符号不应当被理解为限制本发明的范围。
权利要求
1.一种半导体器件,包括: 多个晶体管，在半导体衬底的有源区形成，所述晶体管每一个均包括源极层(20)、漏极层⑵和栅极(30)； 至少一个隔离沟槽，在所述有源区周围形成并且具有绝缘体内衬(22);以及 至少一个另外的沟槽(14)，与所述隔离沟槽一起处理并且由所述绝缘体内衬(22)和电极材料(25)填充，其中晶体管栅极(30)电连接至所述另外的沟槽的顶部，并且晶体管漏极电容性地连接至所述另外的沟槽的底部。
2.根据权利要求1所述的器件，其中所述隔离沟槽和所述至少一个另外的沟槽(14)由所述绝缘内衬(22)和电极材料(25)填充。
3.根据权利要求2所述的器件，其中所述电极材料(25)包括掺杂半导体材料。
4.根据前述权利要求中任一项所述的器件，其中所述多个晶体管并联连接。
5.根据权利要求4所述的器件，包括1，000，000至10，000，000个并联连接的MOS晶体管。
6.根据前述权利要求中任 一项所述的器件，其中所述另外的沟槽(14)在形成所述晶体管的有源区的外部。
7.根据前述权利要求中任一项所述的器件，其中所述多个晶体的栅极经由栅极母线(42,46)连接至栅极焊盘(40)，栅极线从所述栅极母线(42，46)延伸进入所述有源区，其中在所述栅极焊盘(40)与所述栅极母线之间设置串联阻抗(44)，以及其中沿第二另外的沟槽形成所述串联阻抗，所述第二另外的沟槽与所述隔离沟槽一起处理，并且在所述栅极母线与所述栅极焊盘之间延伸。
8.—种半导体器件,包括: 多个晶体管，在半导体衬底的有源区形成，所述晶体管每一个均包括在漏极层(2)上方形成的源极层(20)和栅极(30)； 至少一个隔离沟槽，在所述有源区周围形成并且具有绝缘体内衬；以及 至少一个另外的沟槽(14)，与所述隔离沟槽一起处理并且由所述绝缘体内衬(22)和电极材料(25)填充，其中所述至少一个另外的沟槽串联连接在栅极焊盘(40)与所述晶体管的栅极(30)之间，以便提供串联栅极阻抗(44)。
9.根据权利要求8所述的器件，包括至少一个第二另外的沟槽，与所述隔离沟槽一起处理并且也具有绝缘体作内衬，其中晶体管栅极电连接至所述第二另外的沟槽的顶部，并且晶体管漏极电容性地连接至所述第二另外的沟槽的底部。
10.根据权利要求8或9所述的器件，其中所述多个晶体管的栅极经由栅极母线(42，46)连接至栅极焊盘(40)，栅极线从所述栅极母线延伸进入所述有源区。
11.根据前述权利要求中任一项所述的器件，其中每一个晶体管的栅极均在栅极沟槽(90)中形成，并且其中所述隔离沟槽比所述栅极沟槽更深。
12.根据权利要求11所述的器件，其中所述晶体管包括限定了漏极区的半导体衬底，在所述衬底上方形成的漂移区，在所述漂移区上方形成的半导体本体层以及在所述半导体本体层形成的源极层，其中所述栅极沟槽(90)形成在从所述源极层的表面向下延伸进入所述漂移区的沟槽中。
13.根据权利要求12所述的器件，其中所述隔离沟槽和所述至少一个另外的沟槽从所述源极层表面向下延伸比所述栅极沟槽更深进入所述漂移区。
14.根据权利要求12或13所述的器件，其中所述衬底是η型，所述漂移区是具有较低掺杂浓度的η型，所述半导 体本体是P型以及所述源极层是η型。
全文摘要
半导体器件使用隔离沟槽，并且提供了隔离所需的一个或者多个附加沟槽。这些附加沟槽可以连接在晶体管栅极与所述漏极之间，以便提供附加的栅极-漏极电容，或者它们可被用于形成耦合至所述晶体管栅极的串联阻抗。可以单独地或者组合地使用这些措施，以便减小所述开关速度，从而减小电流尖峰。
文档编号H01L21/762GK103151352SQ20121051775
公开日2013年6月12日 申请日期2012年12月5日 优先权日2011年12月7日
发明者菲尔·鲁特, 伊恩·卡尔肖, 史蒂文·皮克 申请人:Nxp股份有限公司