专利名称：半导体装置及其制造方法
技术领域：
本发明构思的实施例涉及半导体装置及其制造方法，具体涉及具有沟槽栅极的半导体装置及其制造方法。
背景技术：
半导体装置可用作决定诸如家用电器的各种电子装置质量的主要构件。由于电子装置大容量、多功能和/或小型化趋势的增加，具有改进的可靠性和其它特性的半导体装置的需求增加。因此，已经提出了各种技术来改善半导体装置的特性。DMOS代表双扩散金属氧化物半导体，其中扩散用于形成晶体管区域。DMOS结构能使晶体管甚至在对其施加低的栅极电压时具有快的开关特性，并且维持高的电流。因此，DMOS结构广泛用于实现高电压功率装置中的功率晶体管。近来，其中采用沟槽形成垂直晶体管的沟槽栅极DMOS (TDMOS)用以在电流密度方面实现性能上的改善。
发明内容
本发明构思的实施例提供具有高击穿电压的半导体装置及其制造方法。本发明构思的其它实施例提供具有减小的导通电阻的半导体装置及其制造方法。本发明构思的另外的实施例提供具有改善可靠性的半导体装置及其制造方法。根据本发明构思的示范性实施例，半导体装置可包括提供在半导体基板中的柱、提供在半导体基板中且与柱间隔开的场板电极、提供在半导体基板中且设置在场板电极上的栅极图案，场板电极连接到栅极图案的下端部，场板电介质设置在半导体基板和场板电极之间，并且栅极电介质图案插设在半导体基板和栅极图案的侧壁之间，栅极电介质图案的厚度小于场板电介质的厚度。在示范性实施例中，栅极电介质图案可具有在栅极图案的两个侧壁上测量的基本上相同的厚度。在示范性实施例中，柱可包括导电材料或电介质材料。在示范性实施例中，柱可包括电介质填隙图案和插设在电介质填隙图案和半导体基板之间的外延图案。在示范性实施例中，柱可包括多晶硅图案以及在多晶硅图案和半导体基板之间的绝缘图案。在示范性实施例中，装置还可包括电连接到多晶硅图案的接触。在示范性实施例中，半导体基板可具有第一导电类型，并且柱可包括提供在绝缘图案和半导体基板之间的掺杂区域，掺杂区域具有第二导电类型。根据本发明构思的示范性实施例，制造半导体装置的方法可包括在半导体基板中形成第一沟槽、在半导体基板中形成从第一沟槽延伸的第二沟槽、在第二沟槽的侧表面和底表面上形成场板电介质、在第一沟槽的侧壁上形成厚度小于场板电介质的厚度的栅极电介质图案、在半导体基板上形成导电层以填充第一沟槽和第二沟槽二者，以及蚀刻导电层以暴露半导体基板的顶表面。导电层的蚀刻可包括分别形成提供在第一沟槽和第二沟槽中的栅极图案和场板电极。在示范性实施例中，形成第二沟槽可包括在第一沟槽的侧壁上形成掩模间隔体，以及蚀刻半导体基板的由掩模间隔体暴露的部分。在示范性实施例中，该方法还可包括在半导体基板中形成与第一沟槽和第二沟槽间隔开的凹陷区域，以及在凹陷区域中形成柱。在示范性实施例中，柱的形成可包括在凹陷区域中形成外延层。在示范性实施例中，外延层可形成为填充凹陷区域的一部分，并且柱的形成还可包括在形成外延层之后，在半导体基板上形成填充凹陷区域的电介质填隙图案。在示范性实施例中，半导体基板可掺杂为具有第一导电类型，而外延层可掺杂为具有第二导电类型。在示范性实施例中，柱的形成可包括在凹陷区域中形成场电介质图案。在示范性实施例中，柱的形成可包括在半导体基板上形成场电介质以填充凹陷区域的一部分、在半导体基板上形成多晶硅层以填充凹陷区域，以及蚀刻多晶硅层和场电介质以暴露半导体基板的顶表面。在示范性实施例中，在形成场电介质之前，柱的形成还可包括在凹陷区域的侧表面和底表面上形成掺杂剂包含层，使得来自掺杂剂包含层的掺杂剂扩散进入半导体基板中以形成掺杂区域，以及去除沟槽掺杂剂包含层。在示范性实施例中，半导体基板可掺杂为具有第一导电类型，而掺杂区域可掺杂为具有第二导电类型。在示范性实施例中，该方法还可包括在靠近第一沟槽的半导体基板的上部中形成本体区域、在本体区域的上部中形成源极区域以及在半导体基板的下部中形成漏极区域。在示范性实施例中，半导体基板具有第一导电类型，形成本体区域可包括将第二导电类型的掺杂剂注入靠近第一沟槽的半导体基板的上部中，源极区域的形成可包括将第一导电类型的掺杂剂注入本体区域的上部中，并且漏极区域的形成可包括将第一导电类型的掺杂剂注入半导体基板的下部中。在示范性实施例中，场板电介质的形成可包括执行热氧化工艺以在第二沟槽的侧表面和底表面上选择性地形成电介质。在示范性实施例中，半导体基板可包括块体基板和半导体层，并且第二沟槽的形成可包括蚀刻半导体层的通过第一沟槽的底部暴露的部分，以暴露块体基板的一部分。
结合附图，通过下面的简洁描述将更清楚地理解示范性实施例。附图表示这里描述的示范性实施例是非限制性的。图1是示出根据本发明构思的示范性实施例的半导体装置的截面图。图2A至2H是示出制造根据本发明构思的示范性实施例的半导体装置方法的截面图。图3是示出根据本发明构思的示范性实施例的半导体装置的柱的变型示例的截面图。图4是示出形成图3的柱的方法的截面图。图5是示出根据本发明构思的示范性实施例的半导体装置的另一个柱的变型示例的截面图。图6是示出形成图5的柱的方法的截面图。图7是示出根据本发明构思的示范性实施例的半导体装置的又一个柱的变型示例的截面图。图8A至8C是示出形成图7的柱的方法的截面图。应当注意的是，这些图旨在示出某些示范性实施例中采用的方法、结构和/或材料的总体特性且补充下面提供的文字描述。然而，这些附图没按比例并且可能不是精确地反映任意给定实施例的精确结构或性能特性，因此不应解释为限定或限制示范性实施例包括的属性或值的范围。例如，为了清楚起见可减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。各图中使用的类似或相同的参考标号旨在表示存在类似或相同元件或特征。
具体实施例方式现参考附图更加全面地描述本发明构思的示范性实施例，附图中示出了示范性实施例。然而，本发明构思的示范性实施例可以很多不同的形式实施，而不应解释为限于这里阐述的实施例；相反，这些实施例提供为使本公开透彻和完整，并且向本领域的普通技术人员全面地传达示范性实施例的构思。在附图中，为了清楚起见夸大了层和区域的厚度。附图中相同的参考标号表示相同的元件，并且因此省略它们的描述。应当理解 的是，当元件被称为“连接”或“耦合”到另一个元件时，它可直接连接或耦合到另一个元件或可存在插入元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在插入元件。相同的标号通篇表示相同的元件。本文所用术语“和/或”包括一个或多个相关列项的任何和全部组合。用于描述元件或层之间关系的其它词应以相同的方式解释(例如，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，“在…上”与“直接在…上”)。应当理解的是，本文可采用术语“第一”、“第二”等以描述各种元件、构件、区域、层和/或部分，这些元件、构件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于区别一个元件、构件、区域、层或部分与另一个元件、构件、区域、层或部分。因此，下面讨论的第一元件、构件、区域、层或部分可用第二元件、构件、区域、层或部分表示，而不脱离示范性实施例的教导。空间相对术语，例如，“下方”、“下面”、“下”、“上方”和“上”等在本文中可用于描述的方便，以描述如图所示的一个元件或特征对另一个元件(多个元件)或特征(多个特征)的关系。应当理解的是，除了图中所示的方位外，空间相对术语旨在包含装置使用或操作时的不同方位。例如，如果图中的装置倒转过来，则描述为在其它元件或特征“下面”或“下方”的元件将定向为在其它元件或特征“上方”。因此，示范性术语在“下面”可包含上方和下方两个方位。装置可另外定位(旋转90度或在其它方位上)而这里所用的空间相对描述对应地解释。
本文所用的术语仅是为了描述特定实施例的目的，而不旨在限制示范性实施例。如这里所用，单数形式“一”、“该”旨在也包括复数形式，除非上下文清楚地另外指出。还应理解的是，如果本文使用术语“包括”和/或“包含”，则表明存在所述特征、整数、步骤、操作、元件和/或构件的，但是不排除存在或附加一个或多个其它特征、整数、步骤、操作、元件、构件和/或其组。本文参考截面图示描述本发明构思的示范性实施例,这些截面图是示范性实施例的理想实施例(和中间结构)的示意图。这样，例如，由于制造技术和/或公差的图示形状的变化是预期。因此，本发明构思的示范性实施例不应解释为限于这里所示区域的特定形状，而是包括例如由制造引起的形状上的偏差。例如，示出为矩形的注入区域可具有圆形的或曲线的特征和/或在其边缘上具有注入浓度的梯度，而不是从注入区域到非注入区域的二态改变。同样，通过注入形成的埋置区域可导致在埋置区域和穿过其发生注入的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出装置区域的实际形状从而不旨在限制示范性实施例的范围。除非另有限定，这里所用的所有术语(包括技术和科学术语)与本发明构思的示范性实施例所属领域的普通技术人员的一般理解具有相同的含义。还应理解的是，诸如常用字典中定义的术语应解释为具有与它们在相关技术的上下文中的意思一致的意思，而不应解释为理想化或过于形式的意义，除非本文清楚限定如此。在下文，将参考附图描述根据本发明构思示范性实施例的半导体装置。图1是示出根据本发明构思的示范性实施例的半导体装置的截面图。参见图1，半导体基板100可提供为包括块体基板102和块体基板102上的半导体层104。块体基板102可掺杂有第一导电类型的掺杂剂。半导体层104可包括外延层。半导体层104可掺杂有掺杂剂,该掺杂剂的导电类型与块体基板102的导电类型相同。例如,块体基板102和半导体层104可惨杂有η型惨杂剂。半导体基板100可为娃基板或错基板。导电图案145可设置在半导体基板100中。导电图案145可包括场板电极145b和设置在场板电极145b上的栅极图案145a。场板电极145b的顶端部可连接到栅极图案145a的底端部。换言之，栅极图案145a和场板电极145b可彼此电连接。在示范性实施例中，场板电极145b可形成为具有从栅极图案145a的中心底表面朝着块体基板102突出的结构。在垂直截面上，栅极图案145a可形成为具有第一宽度W1，而场板电极145b可形成为具有第二宽度W2。栅极图案145a的第一宽度Wl可大于场板电极145b的第二宽度W2。在示范性实施例中，垂直截面可平行于xy平面。根据本发明构思的示范性实施例，在半导体装置施加有高电压的情况下，场板电极145b能减轻(relieve)由高电压引起的电场，并且因此提高了半导体装置的击穿电压。如果高电压施加到没有场板电极的半导体装置，则半导体装置中的少数载流子会具有增加的能量。由于与少数载流子碰撞，半导体原子可被离子化而产生自由电子，自由电子形成不可控的反向电流。相反，在示范性实施例中，由于场板电极145b的存在，能够减轻由高电压引起的电场从而使半导体装置的击穿电压增高。这能改善半导体装置的可靠性和电特性。在不范性实施例中，场板电极145b和栅极图案145a可包括具有第一导电类型掺杂剂的半导体材料。例如，场板电极145b和栅极图案145a可包括掺杂有磷和/或砷的多晶娃层。在不范性实施例中，场板电极145b和栅极图案145a可包括彼此相同的材料。栅极电介质图案135可设置在半导体基板100和栅极图案145a之间。栅极电介质图案135可设置在栅极图案145a的侧壁上。栅极电介质图案135可形成为具有基本均匀的厚度。例如，在平行于xy平面的垂直截面上，栅极电介质图案135的分别与栅极图案145a的两个不同侧壁接触的第一部分和第二部分可形成为具有彼此相同的厚度。栅极电介质图案135可包括通过热氧化工艺形成的氧化物层和/或采用化学气相沉积(CVD)工艺形成的四乙基原硅酸盐(TEOS)氧化物层。在在栅极电介质图案135包括由CVD工艺形成的氧化物层的情况下，栅极电介质图案135可沿着栅极图案145a和场板电极145b的暴露表面共形地延伸，以覆盖栅极图案145a和场板电极145b的侧表面和底表面。相反，在栅极电介质图案135由热氧化工艺形成的情况下，栅极电介质图案135可局部地设置在半导体基板100和栅极图案145a的侧壁中。场板电介质120可设置在场板电极145b与半导体基板100之间。场板电介质120可包括热氧化层。场板电介质120可形成为具有基本均匀的厚度。例如，在平行于xy平面的垂直截面上，场板电介质120分别相邻于场板电极145b的两个不同侧壁的第一部分和第二部分可形成为具有彼此相同的厚度(即T3=T4)。在栅极电介质图案135覆盖场板电极145b的表面的情况下,场板电介质120可通过栅极电介质图案135与场板电极145b间隔开。在示范性实施例中，场板电介质120的底表面可与块体基板102接触。可替换地，场板电介质120的底表面可设在半导体层104的顶表面和底表面之间。柱160a可设置在半导体基板100中。柱160a可设置为与导电图案145间隔开。在示范性实施例中，柱160a可穿过半导体层104而与块体基板102接触。柱160a可由电介质或导电材料形成。在不范性实施例中，柱160a可为掺杂有第二导电类型掺杂剂的外延层。例如，柱160a可为掺杂有硼B的娃层。本体区域103和源极区域107a可提供在半导体层104中。本体区域103和源极区域107a可形成为围绕栅极图案145a和柱160a的上部。在示范性实施例中，本体区域103可通过以第二导电类型掺杂剂掺杂半导体层104的上部而形成，而源极区域107a可通过以第一导电类型掺杂剂掺杂本体区域103的上部而形成。例如，本体区域103可以掺杂有硼(B)，而源极区域107a可以掺杂有磷(P)。漏极区域107b可设置在块体基板102中。漏极区域107b可包括金属层和/或掺杂区域。漏极区域107b的掺杂区域可通过以第一导电类型掺杂剂掺杂块体基板102的底表面而形成。例如，漏极区域107b可以掺杂有磷(P)。块体基板102的底表面可与块体基板102的与半导体层104接触的上表面相反。互连线185a和接触185b可形成在半导体基板100上。互连线185a可与栅极图案145a接触，而接触185b可与部分的源极区域107a和柱160a接触。互连线185a和接触185b的每一个可包括导电材料。在柱160a由绝缘材料形成的情况下，接触185b、柱160a和漏极区域107b可构成电容器。可替换地，在柱160a由导电材料形成的情况下，根据与半导体层104的电荷平衡，柱160a可实现半导体装置的导通电阻的降低。根据本发明构思的示范性实施例，半导体装置可包括场板电极145b。根据本发明构思的示范性实施例，在半导体装置施加有高电压的情况下，场板电极145b可实现由高电压引起的电场的减轻，使得半导体装置可具有增高的击穿电压。如果高于击穿电压的高电压施加到没有场板电极的半导体装置，则半导体装置中可形成不可控的反向电流，使得半导体装置可在可靠性受到严重损害。相反，在根据本发明构思的示范性实施例的半导体装置中，由于存在场板电极145b，能够提高半导体装置的击穿电压。这可实现半导体装置的可靠性和电特性的改善。此外，在柱160a由绝缘材料形成的情况下，半导体装置的导通电阻可由接触185b、柱160a和漏极区域107b减小。在柱160a由导电材料形成的情况下,柱160a可形成随着半导体层104的电荷平衡，从而可实现半导体装置的导通电阻的减小。结果，能够实现具有改善的可靠性的半导体装置。在下文，将参考附图描述制造图1的半导体装置的方法。图2A至2H是示出制造根据本发明构思的示范性实施例的半导体装置方法的截面图。参见图2A，半导体基板100可提供为包括块体基板102和块体基板102上的半导体层104。在不范性实施例中，掺杂工艺可执行为将第一导电类型掺杂剂注入块体基板102中。半导体层104可采用外延工艺形成在块体基板102上。半导体层104可掺杂有导电类型与块体基板102相同的掺杂剂。例如，块体基板102和半导体层104可掺杂有η型掺杂剂。半导体基板100可为娃基板或错基板。第一掩模图案110可形成在半导体基板100上。形成第一掩模图案110可包括在半导体基板100上顺序形成氧化物层112和氮化物层114并且蚀刻氮化物层114和氧化物层112。第一掩模图案110可形成为限定暴露半导体层104的第一开口。第一沟槽105a可形成在半导体层104中。第一沟槽105a可采用第一掩模图案110作为蚀刻掩模通过各向异性蚀刻半导体层104的一部分而形成。在示范性实施例中，第一沟槽105a的底表面可由半导体层104的一部分界定。例如，第一沟槽105a的底表面可设在半导体层104的顶表面和底表面之间。参见图2B，掩模间隔体116可形成在第一沟槽105a的侧壁上。掩模间隔体116的形成可包括在形成有第一沟槽105a的半导体基板100上共形地形成掩模间隔体层且各向异性蚀刻掩模间隔体层以暴露第一沟槽105a的底表面。在不范性实施例中，掩模间隔体116可包括具有相对于半导体层104和块体基板102的蚀刻选择性的材料。例如，掩模间隔体116可包括氮化物层。参见图2C，从第一沟槽105a延伸的第二沟槽105b可形成在半导体基板100中。第二沟槽105b可通过采用掩模间隔体116和掩模图案作为蚀刻掩模各向异性蚀刻由掩模间隔体116暴露的半导体层104而形成。在示范性实施例中，第二沟槽105b可形成为具有一宽度，该宽度小于第一沟槽105a的宽度。该宽度可在平行于xy平面的垂直截面上测量。在示范性实施例中，第二沟槽105b可形成为暴露块体基板102的一部分。例如，第二沟槽105b的底表面可由块体基板102限定。参见图2D，场板电介质120可形成在第二沟槽105b中。场板电介质120可形成为覆盖第二沟槽105b的暴露的内表面。在示范性实施例中，场板电介质120可通过热氧化第二沟槽105b的暴露的内表面而形成。参见图2E，掩模间隔体116和掩模图案可被去除，然后，栅极电介质130可形成在第一沟槽105a的侧壁上。栅极电介质130可形成为具有小于场板电介质120的厚度的厚度。在示范性实施例中，如所示，栅极电介质130可共形地形成在半导体基板100上。例如，栅极电介质130可在化学气相沉积工艺或原子层沉积工艺中局部地形成。在示范性实施例中，栅极电介质130可形成为覆盖第一沟槽105a的侧壁、场板电介质120的暴露表面以及半导体层104的顶表面。在其它示范性实施例中，尽管没有示出，但是栅极电介质130可通过热氧化第一沟槽105a的侧壁而形成。根据本实施例，栅极电介质130可局部地形成在第一沟槽105a的侧壁上，而不形成在场板电介质120上。再次参见图2E，导电层140可形成在半导体基板100上。导电层140可形成为填充第一沟槽105a和第二沟槽105b。在示范性实施例中，导电层140可包括半导体材料。例如，导电层140可包括多晶娃层。参见图2F，导电层140和栅极电介质130可被各向异性蚀刻以形成栅极电介质图案135和导电图案145。可执行导电层140和栅极电介质130的各向异性蚀刻以暴露半导体层104的顶表面。例如，导电层140和栅极电介质130可采用化学机械抛光而被蚀刻。在栅极电介质130由热氧化层形成的情况下，可省略各向异性蚀刻栅极电介质130。导电图案145可包括场板电极145b和设置在场板电极145b上的栅极图案145a。场板电极145b可形成为填充第二沟槽105b，而栅极图案145a可形成为填充第一沟槽105a。在不范性实施例中，场板电极145b和栅极图案145a可米用相同的工艺同时形成。例如，场板电极145b和栅极图案145a的形成可包括形成导电层140以填充第一沟槽105a和第二沟槽105b 二者，然后，平坦化导电层140。参见图2G，第二掩模图案150可形成在半导体基板100上。第二掩模图案150可形成为覆盖导电图案145和栅极电介质图案135且具有暴露半导体层104的一部分的第二开口。第二掩模图案150的形成可包括在半导体基板100上顺序形成氧化物层152和氮化物层154，然后，各向异性蚀刻氧化物层152和氮化物层154。凹陷区域105c可采用第二掩模图案150作为蚀刻掩模通过蚀刻工艺形成在半导体基板100中。凹陷区域105c可形成在半导体层104中且与导电图案145、栅极电介质图案135和场板电介质120间隔开。在不范性实施例中，凹陷区域105c可穿过半导体层104而暴露块体基板102的一部分。在示范性实施例中，凹陷区域105c的底表面可由块体基板102界定。参见图2H，柱160a可形成在凹陷区域105c中。柱160a的形成可包括形成半导体层或电介质层以填充凹陷区域105c并且蚀刻半导体层或电介质层以暴露半导体层104的顶表面。在示范性实施例中，半导体层可采用外延工艺并且以不同于第一导电类型的第二导电类型的掺杂剂掺杂而形成。例如，第二导电类型的掺杂剂可为硼(B)。如图1所示，互连线185a和接触185b可形成在半导体基板100上。互连线185a可采用镶嵌工艺(damascene process)和/或图案化工艺形成。例如,互连线185a的形成可包括在半导体基板100上形成层间电介质170、在层间电介质170中形成开口以部分地暴露栅极图案145a的顶表面，然后以导电材料填充开口。可替换地，互连线185a的形成可包括在半导体基板100上形成导电层以及在导电层上执行图案化工艺。在示范性实施例中，互连线185a可电连接到栅极图案145a。在示范性实施例中，接触185b可采用双镶嵌工艺形成。例如，接触185b的形成可包括在半导体基板100上形成层间电介质170、在层间电介质170中形成开口以暴露柱160a和源极区域107a的至少一部分，然后用导电材料填充开口。接触185b可与柱160a和源极区域107a接触。另外，漏极区域107b可形成在块体基板102的底表面上。漏极区域107b可采用离子注入工艺和沉积金属层的工艺形成。根据本发明构思的示范性实施例，半导体装置可包括场板电极145b。根据本发明构思的示范性实施例，在半导体装置施加有高电压的情况下，场板电极145b可实现由高电压引起的电场的减轻，使得半导体装置可具有增高的击穿电压。如果施加高于击穿电压的高电压到没有场板电极的半导体装置，不可控的反向电流可形成在半导体装置中，使得半导体装置的可靠性可能受到严重损害。然而，在根据本发明构思的示范性实施例的半导体装置中，因为场板电极145b提供在半导体装置中，因此能够提高半导体装置的击穿电压并且改善半导体装置的可靠性和电特性。此外，在柱区域由绝缘材料形成的情况下，可由接触185b、柱160a和漏极区域107b降低半导体装置的导通电阻。可替换地，在柱区域由导电材料形成的情况下，柱160a可处于与半导体层104电荷平衡的状态，因此能够降低半导体装置的导通电阻。结果，能够实现具有改善的可靠性的半导体装置。根据本发明构思的示范性实施例，提供在半导体装置中的柱可具有与前述不同的各种形状，如参考附图将更加详细的描述的。图3是示出根据本发明构思的示范性实施例的半导体装置的柱的变型示例的截面图，而图4是示出形成图3的柱的方法的截面图。参见图3，柱160b可包括外延图案161b和电介质填隙图案163b。电介质填隙图案163b可设置在半导体基板100中，并且外延图案161b可设置在半导体基板100与电介质填隙图案163b之间。例如，外延图案161b可形成为覆盖电介质填隙图案163b的侧表面和底表面。在示范性实施例中，外延图案161b可具有穿过半导体层104连接到块体基板102的结构。在不范性实施例中，夕卜延图案161b可包括导电类型与半导体层104和半导体基板100不同的掺杂半导体层。例如，半导体层104和半导体基板100可以以第一导电类型掺杂剂掺杂，而外延图案161b可以以第二导电类型掺杂剂掺杂。例如,半导体层104和半导体基板100可为η型,而外延图案161b可为P型娃层。本变型示例中的外延图案161b可实现与图1的柱160a由导电材料形成的情况相同的技术特征。在下文，将参考图2G和图4描述形成根据变型示例的柱160b的方法。如参考图2G所描述，凹陷区域105c可形成在半导体层104中。在示范性实施例中，凹陷区域105c可形成为暴露块体基板102的一部分。参见图4，外延层161和填隙电介质163可形成在半导体基板100上以填充凹陷区域105c。外延层161可共形地形成在半导体基板100上。在此情况下，外延层161可通过CVD或ALD工艺形成。与图4所示不同，外延层161可采用外延工艺形成。在此情况下，外延层161可局部地形成在凹陷区域105c的内表面上。例如，外延层161可形成为覆盖凹陷区域105c的内表面,而不覆盖半导体层104的顶表面。填隙电介质163可形成为填充提供有外延层161的凹陷区域105c。填隙电介质163可采用CVD、PVD或ALD工艺形成。在示范性实施例中，填隙电介质163可包括氮化物层、氧化物层或氧氮化物层的至少之一。如图3所示，外延层161和填隙电介质163可被蚀刻以在凹陷区域105c中形成外延图案161b和电介质填隙图案163b。外延层161和填隙电介质163的蚀刻可执行为暴露半导体层104。在不范性实施例中，外延层161和填隙电介质163的蚀刻可米用干蚀刻工艺或化学机械抛光工艺的至少之一执行。在外延层161由外延工艺形成的情况下,夕卜延图案161b可形成而没有蚀刻外延层161的步骤。根据本变型示例，外延图案161b可形成为填充凹陷区域105c的一部分。因此，如图1所示，与柱160b形成为填充凹陷区域105c的大部分的情况相比，能够简化制造工艺，并且降低制造成本。图5是示出根据本发明构思的示范性实施例的半导体装置的另一个柱的变型示例的截面图，而图6是示出形成图5的柱的方法的截面图。参见图5，柱160c可包括绝缘图案165c和多晶硅图案167c。多晶硅图案167c可设置在半导体基板100中，而绝缘图案165c可设置在半导体基板100与多晶硅图案167c之间。例如，绝缘图案165c可形成为覆盖多晶硅图案167c的侧表面和底表面。在示范性实施例中，绝缘图案165c可具有穿过半导体层104连接到块体基板102的结构。在示范性实施例中，绝缘图案165c可包括氮化物、氧化物或氧氮化物。多晶硅图案167c可包括导电材料。例如,多晶娃图案167c可包括金属或掺杂的半导体材料。本变型示例中的绝缘图案165c可实现与图1的柱160a由电介质材料形成的情况相同的技术特征。在此情况下，多晶硅图案167c可电连接到接触185b以用作电容器的电极。在下文，将参考图2G和图6描述根据变型示例的柱160c的形成方法。如参考图2G所描述，凹陷区域105c可形成在半导体层104中。在示范性实施例中，凹陷区域105c可形成为暴露块体基板102的一部分。参见图6，绝缘层165和多晶硅层167可形成在半导体基板100上以填充凹陷区域105c。绝缘层165可共形地形成在半导体基板100上。在示范性实施例中，绝缘层165可采用CVD或ALD工艺形成。多晶硅层167可形成为填充提供有绝缘层165的凹陷区域105c。在示范性实施例中，多晶硅层167可采用CVD、PVD或ALD工艺形成。如图5所示，绝缘层165和多晶硅层167可被蚀刻以在凹陷区域中形成绝缘图案165c和多晶硅图案167c。绝缘层165和多晶硅层167的蚀刻可执行为暴露半导体层104。在示范性实施例中，绝缘层165和多晶硅层167的蚀刻可采用干蚀刻工艺或化学机械抛光工艺的至少之一执行。图7是示出根据本发明构思的示范性实施例的半导体装置的又一个柱的变型示例的截面图，而图8A至8C是示出图7柱的形成方法的截面图。参见图7，柱160d可包括掺杂区域169d、绝缘图案165d和多晶硅图案167d。多晶硅图案167d可设置在半导体基板100中，并且绝缘图案165d可设置在半导体基板100与多晶硅图案167d之间。例如，绝缘图案165d可形成为覆盖多晶硅图案167d的侧表面和底表面。掺杂区域169d可设置在半导体基板100与绝缘图案165d之间。绝缘图案165d可包括相邻于多晶娃图案167d的内表面以及与内表面相反的外表面。掺杂区域169d可形成为具有覆盖绝缘图案165d的外表面的结构。绝缘图案165d可通过掺杂区域169d而与块体基板102间隔开。在示范性实施例中，半导体基板100可掺杂有第一导电类型的掺杂剂，并且掺杂区域169d可为第二导电类型的掺杂半导体基板100的一部分。例如，半导体基板100可以以η型掺杂剂掺杂，而掺杂区域169d可以以P型掺杂剂掺杂。在示范性实施例中，绝缘图案165d和多晶硅图案167d可分别包括与绝缘图案165c和多晶硅图案167c相同的材料，如参考图5所描述。本变型示例中的绝缘图案165d可实现与图1的柱160a由电介质材料形成的情况相同的技术特征。在此情况下，多晶硅图案167d可电连接到接触185b以用作电容器的电极。另外，本变型示例中的掺杂区域169d可处于与半导体层100电荷平衡的状态。因此，能够降低半导体装置的导通电阻。在下文，将参考图8A至8C描述根据本变型示例的柱160d的形成方法。参见图8A，凹陷区域105d可形成在半导体基板100中。凹陷区域105d的形成可包括在半导体基板100上形成第二掩模图案150以具有限定凹陷区域105d的开口，然后采用第二掩模图案150作为蚀刻掩模各向异性蚀刻半导体层104。在示范性实施例中，凹陷区域105d可具有由半导体层104界定的底表面。例如，凹陷区域105d的底表面可与块体基板102间隔开并且设置在半导体层104的顶表面和底表面之间。参见图8B，掺杂剂包含层169可形成在半导体基板100上。掺杂剂包含层169可包含第二导电类型的掺杂剂。掺杂剂包含层169可共形地形成在凹陷区域105d的内表面上，因此由掺杂剂包含层169围绕的内部空的空间可形成在凹陷区域105d中。掺杂剂包含层169可为硼硅酸盐玻璃(BSG)层或磷硅酸盐玻璃(PSG)层之一，其可采用等离子体增强化学气相沉积(PECVD)工艺形成。可对提供有掺杂剂包含层169的半导体基板100执行热处理工艺。结果，第二导电类型的掺杂剂可从掺杂剂包含层169穿过凹陷区域105d的内表面扩散进入半导体层104。例如，半导体层104的相邻于凹陷区域105d的部分可以第二导电类型掺杂剂反掺杂以形成掺杂区域169d。掺杂区域169d可与块体基板102接触。因为掺杂区域169d通过来自掺杂剂包含层169的掺杂剂的扩散而形成，所以掺杂区域169d中的掺杂剂浓度基本上是均匀的。因此，能够降低半导体装置的导通电阻且改善半导体装置的可靠性。参见图8C，第二掩模图案150和掺杂剂包含层169可被去除，而绝缘层165和多晶娃层167可形成在半导体基板100上。绝缘层165和多晶娃层167可米用参考图6描述的相同方法形成。如图7所示，绝缘层165和多晶硅层167可被蚀刻以在凹陷区域105d中形成绝缘图案165d和多晶硅图案167d。根据本发明构思的示范性实施例，半导体装置可包括场板电极和场部分。在半导体装置施加有高电压的情况下，场板电极可实现高电压引起的电场的减轻，因此提高半导体装置的击穿电压。另外，场部分可形成随着半导体基板的电荷平衡或者用作电容器电介质，因此能降低半导体装置的导通电阻。结果，能够改善半导体装置的可靠性和电特性。尽管本发明构思的示范性实施例已经被具体示出和描述，但是本领域的普通技术人员可理解，在不脱离所附权利要求的精神和范围的情况下，可进行形式上和细节上的变化。本专利申请要求2011年11月22日提交韩国知识产权局的韩国专利申请第10-2011-0122088号的优先权，其全部内容通过引用结合于此。
权利要求
1.一种半导体装置，包括: 柱，提供在半导体基板中； 场板电极，提供在该半导体基板中且与该柱间隔开； 栅极图案，提供在该半导体基板中且设置在该场板电极上，该场板电极连接到该栅极图案的下端部； 场板电介质，设置在该半导体基板与该场板电极之间；以及 栅极电介质图案，插设在该半导体基板与该栅极图案的侧壁之间，该栅极电介质图案的厚度小于该场板电介质的厚度。
2.如权利要求1所述的装置，其中该栅极电介质图案具有在该栅极图案的两个侧壁上测量的实质上相同的厚度。
3.如权利要求1所述的装 置，其中该柱包括导电材料或电介质材料。
4.如权利要求1所述的装置，其中该柱包括电介质填隙图案以及插设在该电介质填隙图案与该半导体基板之间的外延图案。
5.如权利要求1所述的装置，其中该柱包括多晶硅图案以及在该多晶硅图案与该半导体基板之间的绝缘图案，并且 该装置还包括电连接到该多晶硅图案的接触。
6.如权利要求5所述的装置，其中该半导体基板具有第一导电类型，并且 该柱包括提供在该绝缘图案与该半导体基板之间以具有第二导电类型的掺杂区域。
7.—种制造半导体装置的方法，包括: 在半导体基板中形成第一沟槽； 在该半导体基板中形成从该第一沟槽延伸的第二沟槽； 在该第二沟槽的侧表面和底表面上形成场板电介质； 在该第一沟槽的侧壁上形成栅极电介质图案，该栅极电介质图案的厚度小于该场板电介质的厚度； 在该半导体基板上形成导电层以填充该第一沟槽和第二沟槽；以及 蚀刻该导电层以暴露该半导体基板的顶表面， 其中该导电层的蚀刻包括形成分别在该第一沟槽和该第二沟槽中提供的栅极图案和场板电极。
8.如权利要求7所述的方法，其中该第二沟槽的形成包括: 在该第一沟槽的侧壁上形成掩模间隔体；以及 蚀刻该半导体基板的由该掩模间隔体暴露的部分。
9.如权利要求7所述的方法，还包括: 在该半导体基板中形成与该第一沟槽和第二沟槽间隔开的凹陷区域；以及 在该凹陷区域中形成柱。
10.如权利要求9所述的方法，其中该柱的形成包括在该凹陷区域中形成外延层。
11.如权利要求10所述的方法，其中该外延层形成为填充该凹陷区域的一部分，并且 在形成该外延层之后，该柱的形成还包括在该半导体基板上形成电介质填隙图案以填充该凹陷区域。
12.如权利要求10所述的方法，其中该半导体基板掺杂为具有第一导电类型，并且该外延层掺杂为具有第二导电类型。
13.如权利要求9所述的方法，其中该柱的形成包括在该凹陷区域中形成场电介质图案。
14.如权利要求9所述的方法，其中该柱的形成包括: 在该半导体基板上形成场电介质以填充该凹陷区域的一部分； 在该半导体基板上形成多晶硅层以填充该凹陷区域；以及 蚀刻该多晶硅层和该场电介质以暴露该半导体基板的顶表面。
15.如权利要求14所述的方法，其中在形成该场电介质之前，该柱的形成还包括: 在该凹陷区域的侧表面和底表面上形成掺杂剂包含层； 使得来自该掺杂剂包含层的掺杂剂扩散进入该半导体基板中以形成掺杂区域；以及 去除该沟槽掺杂剂包含层。
16.如权利要求15所述的方法，其中该半导体基板掺杂为具有第一导电类型，并且 该掺杂区域掺杂为具有第二导电类型。
17.如权利要求7所述的方法，还包括: 在靠近该第一沟槽的该半导体基板的上部中形成本体区域； 在该本体区域的上部中形成源极区域；以及 在该半导体基板的下部中形成漏极区域。
18.如权利要求17所述的方法，其中该半导体基板具有第一导电类型， 该本体区域的形成包括将第二导电类型的掺杂剂注入靠近该第一沟槽的该半导体基板的上部中， 该源极区域的形成包括将该第一导电类型的掺杂剂注入该本体区域的上部中，并且 该漏极区域的形成包括将该第一导电类型的掺杂剂注入该半导体基板的下部中。
19.如权利要求7所述的方法，其中该场板电介质的形成包括执行热氧化工艺，以在该第二沟槽的侧表面和底表面上选择性地形成电介质。
20.如权利要求7所述的方法，其中该半导体基板包括块体基板和半导体层，并且 该第二沟槽的形成包括蚀刻该半导体层的通过该第一沟槽的底部暴露的部分，以暴露该块体基板的一部分。
全文摘要
本发明提供半导体装置及其制造方法。该装置可包括提供在半导体基板中的柱、提供在半导体基板中且与柱间隔开的场板电极、提供在半导体基板中且设置在场板电极上的栅极图案，场板电极连接到栅极图案的下端部，场板电介质设置在半导体基板与场板电极之间，并且栅极电介质图案插设在半导体基板与栅极图案的侧壁之间，栅极电介质图案的厚度小于场板电介质的厚度。
文档编号H01L29/78GK103137702SQ20121047792
公开日2013年6月5日 申请日期2012年11月22日 优先权日2011年11月22日
发明者金相基, 李镇浩, 罗景一, 具珍根, 梁壹锡 申请人:韩国电子通信研究院