一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，涉及半导体【技术领域】。本发明提供的半导体器件的制造方法，通过在CMOS半导体器件的制造过程中，在PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极的同时，通过在NMOS区域采用嵌入式碳硅（SiC）工艺形成抬升的NMOS源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。相应地，本发明提供的半导体器件，在PMOS区采用嵌入式锗硅作为PMOS的抬升的源极和漏极的同时，通过在NMOS区域采用嵌入式碳硅（SiC）作为NMOS的抬升的源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件及其制造方法。
【背景技术】
[0002]在半导体【技术领域】中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力技术(stress engineering)越来越受到业界的关注。
[0003]应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。
[0004]在现有技术中，一般通过外延SiGe源漏引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率，来提高PMOS的性能；通过淀积SiN薄膜引入沟道拉应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率，来提高NMOS的性能。或者，仅仅通过外延SiGe源漏引入沟道压应力来提高PMOS的性能，而对NMOS不采用应力技术。
[0005]随着产业应用中对半导体器件的性能要求越来越高，现有技术中的上述应力解决方案存在的问题也越来越凸显。在CMOS器件中，如果单纯对PMOS通过采用外延SiGe引入沟道压应力，NMOS的载流子迁移率可能达不到器件的性能要求。而如果在通过采用外延SiGe技术对PMOS施加压应力的同时，通过淀积SiN薄膜引入沟道拉应力来提高NMOS的载流子迁移率，则引入的SiN薄膜很可能对PMOS的应力造成影响，进而影响PMOS的载流子迁移率；并且，由于引入的SiN薄膜最终仅存在于NMOS上方，必然会造成NMOS和PMOS的器件尺寸不一致，导致NMOS和PMOS在器件性能上存在差异，进而影响整个CMOS半导体器件的性能。
[0006]随着半导体技术的不断发展，尤其当主流制造技术的工艺节点已经从65nm发展到45nm甚至更小的节点尺寸，现有技术中的上述应力解决方案存在的上述问题越来越凸显。因此，需要提出一种新的半导体器件的制造方法，通过采用合适的应力技术方案，满足CMOS器件对应力的要求，提高半导体器件的性能。
【发明内容】
[0007]针对现有技术的不足，本发明提供了一种半导体器件及其制造方法。
[0008]一方面，本发明提供一种半导体器件的制造方法，该方法包括如下步骤:
[0009]步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区；[0010]步骤S102:在所述半导体衬底的PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极；
[0011]步骤S103:在所述半导体衬底的NMOS区通过嵌入式碳硅工艺形成抬升的NMOS源极和漏极；
[0012]其中，所述步骤S102和步骤S103的顺序可以互换。
[0013]进一步的，所述步骤S102可以包括如下步骤:
[0014]步骤S1021:在所述半导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶位于所述PMOS的源区和漏区的部分被去除；
[0015]步骤S1022:利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述PMOS的源区和漏区对应的位置分别形成硅凹槽；
[0016]步骤S1023:在所述PMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述PMOS的源极和漏极。
[0017]其中，所述PMOS源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。
[0018]进一步的，所述步骤S103可以包括如下步骤:
[0019]步骤S1031:在所述半导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶在NMOS的源区和漏区的部分被去除；
[0020]步骤S1032:利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述NMOS的源区和漏区对应的位置分别形成硅凹槽；
[0021]步骤S1033:在所述NMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述NMOS的源极和漏极。
[0022]其中，所述NMOS的源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。
[0023]其中，在所述步骤S102中形成的所述PMOS的源极和漏极的顶部均高于所述半导体衬底的上表面，和/或，在所述步骤S103中形成的所述NMOS的源极和漏极的顶部均高于所述半导体衬底的上表面。
[0024]进一步的，在所述步骤SlOl和步骤S102之间还包括:在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤。
[0025]进一步的，在所述在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤与所述步骤S102之间，还包括形成金属栅极保护层的步骤，所述金属栅极保护层覆盖包括所述NMOS的金属栅极和PMOS的金属栅极在内的所述半导体衬底。
[0026]其中，所述NMOS的源极和漏极的高度均不低于所述NMOS的金属栅极的高度，和/或，所述PMOS的源极和漏极的高度均不低于所述PMOS的金属栅极的高度。
[0027]优选的，所述NMOS的金属栅极和所述PMOS的金属栅极的高度均为200人-400人。进一步优选的，所述NMOS的金属栅极和所述PMOS的金属栅极的高度均为300 A,.[0028]其中，所述NMOS的源极和漏极均高于所述NMOS的金属栅极，且高出的高度范围小于50人;和/或，所述PMOS的源极和漏极均高于所述PMOS的金属栅极，且高出的高度范围小于50 Ao
[0029]进一步的，所述在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤，包括:[0030]步骤Al:在所述半导体衬底上形成NMOS的伪栅极和PMOS的伪栅极；
[0031]步骤A2:在所述半导体衬底上形成层间介电层，并对所述层间介电层进行化学机械抛光；
[0032]步骤A3:去除所述NMOS的伪栅极和PMOS的伪栅极；
[0033]步骤A4:在所述NMOS的伪栅极的原来的位置形成NMOS的金属栅极，同时在所述PMOS的伪栅极的原来的位置形成PMOS的金属栅极。
[0034]进一步的，在所述步骤Al和所述步骤A2之间，还包括进行LDD处理的步骤。
[0035]进一步的，在所述进行LDD处理的步骤和所述步骤A2之间，还包括形成栅极侧壁层的步骤。
[0036]进一步的，所述形成栅极侧壁层的步骤和所述步骤A2之间，还包括对所述NMOS和PMOS的源区和漏区进行离子注入的步骤。
[0037]进一步的，所述形成栅极侧壁层的步骤和所述对所述NMOS和PMOS的源区和漏区进行离子注入的步骤之间，还包括在所述PMOS的源区和漏区形成嵌入式锗硅层的步骤。
[0038]进一步的，在所述进行LDD处理的步骤和所述步骤Al之间，还包括形成偏移侧壁的步骤。
[0039]进一步的，在所述步骤S103之后还包括步骤S104:在所述NMOS的源极和漏极以及所述PMOS的源极和漏极的上方形成金属硅化物。
[0040]进一步的，在所述步骤S104之后还包括步骤S105:在所述NMOS的源极、漏极和栅极以及所述PMOS的源极、漏极和栅极的上方形成接触孔。
[0041]进一步的，在步骤S105之后还包括在所述接触孔中形成接触金属的步骤，所述接触金属的材料为钨或铜。
[0042]进一步的，在所述步骤S104和步骤S105之间，还包括形成层间介电层的步骤。
[0043]进一步的，在所述步骤S102中，还包括对所形成的PMOS的源极和漏极进行掺杂的步骤；和/或，在所述步骤S103中，还包括对所形成的NMOS的源极和漏极进行掺杂的步骤。
[0044]另一方面，本发明提供一种半导体器件，所述器件包括:半导体衬底和位于其上的NMOS和PM0S，其特征在于，所述PMOS的源极和漏极为嵌入所述半导体衬底的抬升的锗硅，所述NMOS的源极和漏极为嵌入所述半导体衬底的抬升的碳硅。
[0045]其中，所述PMOS的源极和漏极的顶部均高于所述半导体衬底的上表面，和/或，所述NMOS的源极和漏极的顶部均高于所述半导体衬底的上表面。
[0046]进一步的，所述NMOS的栅极与所述PMOS的栅极均为金属栅极。
[0047]进一步的，所述NMOS的源极和漏极的高度均不低于所述NMOS的金属栅极的高度，和/或，所述PMOS的源极和漏极的高度均不低于所述PMOS的金属栅极的高度。
[0048]其中，所述NMOS的金属栅极的高度为200A-400 A，和/或，所述PMOS的金属栅极的高度为200人-400人。
[0049]进一步的，所述NMOS的源极和漏极均高于所述NMOS的金属栅极且高出的高度范围小于50 A;和/或，所述PMOS的源极和漏极均高于所述PMOS的金属栅极且高出的高度范围小于50尤
[0050]进一步的，所述半导体器件还包括，位于所述NMOS的源极和漏极上的金属硅化物，以及位于所述PMOS的源极和漏极上的金属硅化物。
[0051]进一步的，所述PMOS的源极和漏极为经过掺杂处理的源极和漏极，和/或，所述NMOS的源极和漏极为经过掺杂处理的源极和漏极。其中，所述PMOS的源极和漏极被掺杂了硼、磷、或砷，和/或，所述NMOS的源极和漏极被掺杂了硼、磷、或砷。
[0052]本发明提供的半导体器件的制造方法，通过在CMOS半导体器件的制造过程中，在PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极的同时，通过在NMOS区域采用嵌入式碳硅(SiC)工艺形成抬升的NMOS源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。相应地，本发明提供的半导体器件，在PMOS区采用嵌入式锗硅作为PMOS的抬升的源极和漏极的同时，通过在NMOS区域采用嵌入式碳硅(SiC)作为NMOS的抬升的源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。
【专利附图】
【附图说明】
[0053]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0054]附图中:
[0055]图1A-图1I为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；
[0056]其中，图1I为本发明实施例的一种半导体器件的典型结构的剖面图。
[0057]图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0058]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0059]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0060]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0061]实施例1
[0062]本发明实施例提供一种半导体器件的制造方法，该方法包括:步骤a、提供半导体衬底，所述半导体衬底包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区；步骤b、在所述半导体衬底的PMOS区通过嵌入式锗硅(SiGe)工艺形成PMOS的源极和漏极；步骤C、在所述半导体衬底的NMOS区通过嵌入式碳硅(SiC)工艺形成NMOS的源极和漏极。其中，步骤b和步骤C的顺序可以互换。
[0063]其中，在嵌入式锗硅(SiGe)工艺中，锗硅可以采用其他可以产生压应力的材料替代；在嵌入式碳硅工艺中，碳硅可以采用其他可以产生拉应力的材料替代。在本发明的权利要求中，锗硅指的是包括锗硅在内的与锗硅在应力方面性质相同的材料，碳硅指的是包括碳硅在内的与碳硅在应力方面性质相同的材料。
[0064]上述的半导体器件的制造方法，通过在CMOS半导体器件的制造过程中，在NMOS区域采用嵌入式碳硅(SiC)工艺形成匪OS的源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提供了半导体器件的性能。
[0065]本发明实施例的半导体器件的制造方法，不仅可以应用于普通的多晶硅(poly-silicon)栅极技术中,还可以应用于高k金属栅极技术中。并且,除了步骤a、b、c之外，本发明实施例的方法还可包括:形成栅极结构(如多晶硅栅极、伪栅极、金属栅极等)的步骤、形成栅极侧壁的步骤、进行LDD掺杂的步骤、形成金属硅化物(NiSi)的步骤、形成ILD的步骤、形成接触孔的步骤等。这些步骤中，有些步骤(如形成栅极结构的步骤)为必须步骤，有些步骤(如形成LDD的步骤)为可选步骤，相关步骤可以根据实际工艺要求而设置于步骤a之前、步骤a与b之间、步骤b与c之间、或者步骤c之后；而相关的具体步骤则可以参照现有技术进行。
[0066]下面，参照图1A-1I和图2来描述本发明提出的半导体器件的制造方法的一个示例性方法的详细步骤。该示例性方法，为将本发明实施例应用于高k金属栅极技术；实际上，本发明实施例的方法，也可以应用于普通的多晶硅栅极技术。其中，图1A-图1I为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；图2为本发明实施例提出的一种半导体器件的制造方法的流程图。
[0067]该半导体器件的制造方法，具体包括如下步骤:
[0068]步骤1、在半导体衬底100上形成NMOS的金属栅极IOlA和PMOS的金属栅极101B，如图1A所示。其中，如图1所示，该半导体衬底100包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区。
[0069]经过步骤1，在所述半导体衬底100上，包括NMOS的金属栅极IOlA和PMOS的金属栅极101B，还包括层间介电层201以及栅极侧壁、隔离结构等，如图1A所示。
[0070]具体地，步骤I可以包括如下步骤:
[0071]步骤1001、在半导体衬底上形成伪栅极。所述伪栅极，一般包括多晶硅和硬掩膜。该伪栅极，包括NMOS的伪栅极和PMOS的伪栅极。
[0072]步骤1002、进行LDD处理。具体地，在NMOS的伪栅极和PMOS的伪栅极的两侧，分别进行LDD处理。即在半导体衬底上形成轻掺杂区。
[0073]步骤1003、形成栅极侧壁。具体地，在NMOS的伪栅极的两侧和PMOS的伪栅极的两侦牝分别形成栅极侧壁，所使用的材料可以为氮化硅等。形成的侧壁此时为伪栅极侧壁，后续形成金属栅极后作为栅极的侧壁，故统一称为栅极侧壁或栅极侧壁层。
[0074]步骤1004、对NMOS和PMOS的源区和漏区进行离子注入处理。
[0075]该步骤具体为:在NMOS的伪栅极(栅极侧壁)两侧的源区和漏区进行离子注入，在PMOS的伪栅极(栅极侧壁)两侧的源区和漏区进行离子注入。二者可以同时进行，也可以分别进行，在此不做限定；优选的，二者同时进行，以节省工艺时间。由于后续会有通过嵌入式锗硅以及嵌入式碳硅形成源极和漏极的工艺，因此，该步骤可以省略，以节省工艺节拍时间。但是，如果增加本步骤，即增加对NMOS和PMOS的源区和漏区进行离子注入的步骤，其好处在于，可以提高源区和漏区的导电率，以利于提高器件性能。
[0076]需要注意的是，此步骤的离子注入需要满足一定的深度，以保证在后续的嵌入式锗硅或碳硅工艺中，形成硅凹槽时，注入的离子不会被完全去除。即，离子注入的深度，应大于后续嵌入式锗硅或碳硅工艺中形成的硅凹槽的深度。
[0077]步骤1005、形成(比如沉积)层间介电层(ILD)201并对其进行化学机械抛光(CMP)处理。
[0078]具体地，在半导体衬底上通过沉积形成一层ILD，然后通过CMP处理，使半导体衬底的表面高度一致。ILD用于在后续去除伪栅极时，保护半导体衬底上处理伪栅极之外的部分。其中，所述层间介电层201的材料可以为氧化硅(Si02)。
[0079]步骤1006、去除伪栅极。
[0080]具体地，通过干法刻蚀或湿法刻蚀等工艺，去除伪栅极。通常，伪栅极下方的栅氧化层，也需一并去除。
[0081]步骤1007、形成NMOS和PMOS的金属栅极。
[0082]具体地，在去除伪栅极的半导体衬底上沉积一层金属层，然后进行CMP处理，去除金属层位于栅极位置(即伪栅极对应的位置)之外的部分，形成NMOS的金属栅极IOlA和PMOS的金属栅极101B，形成的结构如图1A所示。
[0083]其中，步骤1002可省略，如果保留步骤1002的LDD处理的步骤，在之前还可包括形成栅极结构的偏移侧壁的步骤。以利于进行LDD掺杂。关于上述形成半导体衬底结构的各个步骤的具体细节，本领域的技术人员可以根据现有技术进行设置，此处不再赘述。
[0084]作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区。所述半导体衬底中还形成有各种阱(well)结构，为了简化，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0085]步骤2、在所述半导体衬底的PMOS区通过嵌入式锗硅(SiGe)工艺形成PMOS的源极和漏极。
[0086]具体地，步骤2可以通过如下示例性步骤来实现:
[0087]步骤2001、在所述半导体衬底上形成一层图形化的光刻胶601，其中，PMOS两侧要形成源极和漏极位置处(即源区和漏区位置处)的光刻胶被去除，如图1B所示。
[0088]其中，在该光刻胶图案的下方，还可以形成一层BARC或DARC，以使光刻胶更好的图形化。
[0089]其中，当最终的半导体器件的栅极为金属栅极时，在步骤2001之前，优选的，还包括在完成步骤I的所述半导体衬底上(即步骤1007之后)形成一层金属栅极保护层的步骤(附图1B中层间介电层高出金属栅极的部分即为金属栅极保护层)，以在后续形成金属硅化物时对金属栅极进行保护。形成的图形，如图1B所示。所述金属栅极保护层，优选使用与层间介电层201相同的材料，比如氧化硅(Si02)。具体实现方法可以为，在所述半导体衬底100上沉积一层介电材料层，所述介电材料层覆盖包括所述金属栅极在内的半导体衬底。
[0090]步骤2002、利用所述图形化的光刻胶601为掩膜，对所述半导体衬底进行刻蚀，形成PMOS的硅凹槽，包括用于形成PMOS的源极的硅凹槽(PM0S源区硅凹槽)1021B’和用于形成PMOS的漏极的硅凹槽(PM0S漏区硅凹槽)1022B’，如图1C所示。
[0091]其中，所述PMOS源区硅凹槽和PMOS漏区硅凹槽的截面可以为Sigma形、矩形、碗状、或其他形状。
[0092]在完成该步骤后，去除了光刻胶601，如图1C所示。
[0093]其中，当半导体衬底上具有ILD时，对半导体衬底进行刻蚀时，需要一并刻蚀位于衬底上方的ILD。如图1C所示，本发明实施例中，ILD 201即一同被刻蚀。并且，采用的刻蚀方法，可以为干法刻蚀，也可以为湿法刻蚀，具体可以根据实际工艺需要进行选择。
[0094]需要解释的是，在本发明实施例(比如步骤2、步骤3等)及权利要求中，“对半导体衬底进行刻蚀”，实际表述的意思是，对半导体衬底及其上的需要被一同刻蚀的其他所有膜层(比如，位于半导体衬底之上同时位于刻蚀时使用的掩膜板之下的所有膜层)进行刻蚀，而不仅仅指刻蚀“半导体衬底200”本身。并且，“硅凹槽”并非仅仅存在于半导体衬底200上，还同时存在半导体衬底200之上的其他膜层(比如ILD 201)之上。
[0095]步骤2003、在对应所述PMOS的硅凹槽的位置(即源区和漏区)形成SiGe层。
[0096]所述锗硅层即形成了 PMOS的源极102IB和PMOS的漏极1022B，如图1D所示。
[0097]其中，所述锗硅层的顶端(即源漏极的顶端)，可以与凹槽1021B’和凹槽1022B’的顶部保持水平或低于凹槽1021B’和凹槽1022B’的顶部，也可以高于凹槽1021B’和凹槽1022B，的顶部。
[0098]优选地，在形成锗硅层后，使锗硅层的顶端(即PMOS的源漏极的顶端)高于凹槽1021B’和凹槽1022B’的顶部(即高于半导体衬底的上表面)，以形成PMOS的抬升的源漏极(raised S/D)结构，这一结构可以增强应力工程的效果(此处为增强压应力的效果)，并能够减少器件(此处指PMOS)的寄生电容。
[0099]本发明实施例中具有ILD 201的示例，与现有技术的不同之处在于，在半导体衬底200和层间介电层201中同时形成凹槽，以沉积等工艺进行锗硅层的填充，形成抬升的源漏极结构。相对于传统的通过垫高源漏极的方式实现raised S/D的技术方案，工艺更加简单，而且同时可以增强应力的作用，可以更好的提高器件的性能。下述的MMOS的抬升的源漏，具有相同的优点。
[0100]在PMOS采用抬升的源漏极(raised S/D)结构的实施例中，由于本步骤需要形成高于硅凹槽顶端(即高于半导体衬底表面)的锗硅层，因此，在之前的工艺步骤中，实际上仍可如现有技术一样，保留传统的形成嵌入式锗硅的步骤(即在PMOS的源区和漏区形成嵌入式锗硅层的步骤)，相对于步骤2，我们可以称之为PMOS的锗硅预形成步骤。比如，在步骤I的示例性方法中的步骤1003和步骤1004之间，增加形成PMOS的嵌入式锗硅层的常规步骤，即在PMOS的栅极结构两侧的半导体衬底上(源区和漏区)，形成嵌入式锗硅层。具体实现方法可以包括:刻蚀凹槽和沉积锗硅层两个步骤。因与现有技术相同，故不再赘述具体步骤。需要注意的是，该步骤形成的嵌入式锗硅层的高度，应低于最终要形成的抬升的源漏极(raised S/D)的高度。虽然该形成PMOS的嵌入式锗硅层的工艺方法为常规步骤，但是，与步骤2结合，因为可以分两次形成PMOS的源极和漏极，可以分别控制不同的工艺条件(比如采用不同的沉积率等)，则可以使最终形成的PMOS的抬升的源漏极(raised S/D)结构具有更好的性能。
[0101]其中，在步骤2中，形成锗硅层的工艺可以采用沉积工艺。在进行嵌入式锗硅工艺的过程中，具体地，在形成锗硅层的工艺中，还可以进行掺杂工艺，在锗硅层(即PMOS的源极和漏极)中掺入硼(B)、磷(P)、砷(As)，以及其他类似元素，以提高锗硅层(即源极和漏极)的导电性，进而提高PMOS器件的性能。
[0102]步骤3、在所述半导体衬底的NMOS区通过嵌入式碳硅(SiC)工艺形成NMOS的源极和漏极。
[0103]具体地，步骤3可以通过如下示例性步骤来实现:
[0104]步骤3001、在所述半导体衬底上形成一层图形化的光刻胶602，其中，NMOS两侧要形成源极和漏极位置处的光刻胶被去除，如图1E所示。
[0105]其中，在该光刻胶图案的下方，还可以形成一层BARC或DARC，以使光刻胶更好的图形化。
[0106]步骤3002、利用所述图形化的光刻胶602为掩膜，对所述半导体衬底进行刻蚀，形成NMOS的硅凹槽，包括用于形成NMOS的源极的硅凹槽(NM0S源区硅凹槽)1021A’和用于形成NMOS的漏极的硅凹槽(NM0S漏区硅凹槽)1022A’，如图1F所示。
[0107]其中，所述NMOS源区娃凹槽和NMOS漏区娃凹槽的截面可以为Sigma形、矩形、碗状、或其他形状。
[0108]在完成该步骤后，去除了光刻胶602，如图1F所示。
[0109]其中，当半导体衬底上具有ILD时，对半导体衬底进行刻蚀时，需要一并刻蚀位于衬底上方的ILD。如图1F所示，本发明实施例中，ILD 201即一同被刻蚀。并且，采用的刻蚀方法，可以为干法刻蚀，也可以为湿法刻蚀，具体可以根据实际工艺需要进行选择。可以理解的是，在半导体衬底上，并不必然存在如图1所示的ILD 201，尤其当所采用的为多晶硅栅极而非金属栅极技术的时候。
[0110]步骤3003、在对应所述NMOS的硅凹槽的位置形成碳硅(SiC)层。
[0111]所述碳硅层即形成了 NMOS的源极102IA和NMOS的漏极1022A，如图1G所示。
[0112]其中，所述锗硅层的顶端(即源漏极的顶端)，可以与凹槽1021A’和凹槽1022A’的顶部保持水平或低于凹槽1021A’和凹槽1022A’的顶部，也可以高于凹槽1021A’和凹槽1022A’的顶部。
[0113]优选地，在形成锗硅层后，使锗硅层的顶端(即NMOS的源漏极的顶端)高于凹槽1021A’和凹槽1022A’的顶部，以形成NMOS的抬升的源漏极(raised S/D)结构，这一结构可以增强应力工程的效果(此处为增强拉应力的效果)，并能够减少器件(此处指NM0S)的寄生电容。
[0114]其中，在步骤3中，形成碳硅层的工艺可以采用沉积工艺。在进行嵌入式碳硅工艺的过程中，具体地，在形成碳硅层的工艺中，还可以进行掺杂工艺，在碳硅层中掺入硼(B)、磷(P)、砷(As)，以及其他类似元素，以提高碳硅层(即源极和漏极)的导电性，进而提高NMOS器件的性能。
[0115]本领域的技术人员可以理解，步骤2和步骤3，分别用于通过采用嵌入式锗硅工艺形成PMOS的源极和漏极，以及通过采用嵌入式碳硅工艺形成NMOS的源极和漏极。二者的先后顺序可以进行调换，并不影响最终的器件效果。因此，在实际的半导体器件的制造过程中，可以根据实际情况对二者的先后顺序进行选择。
[0116]在本发明实施例中，上述的步骤1、步骤2和步骤3的各个子步骤组合在一起，其步骤顺序亦不同于现有技术，具有简化工艺的作用。
[0117]在步骤3之后，还可包括如下步骤:
[0118]步骤4、在NMOS的源极、漏极以及PMOS的源极、漏极的上方，形成金属硅化物。
[0119]具体地，通过金属化工艺，在NMOS的源极1021A的上方形成金属硅化物1031A，在NMOS的漏极1022A的上方形成金属硅化物1032A，在PMOS的源极1021B的上方形成金属硅化物1031B，在PMOS的漏极1022B的上方形成金属硅化物1032B，如图1H所示。
[0120]形成金属硅化物，是为了实现更好的电接触。本发明实施例由于采用了金属栅极技术，因此，在栅极上方不用形成金属硅化物。而当采用普通的多晶硅栅极时，在源极和漏极的上方形成金属硅化物时，栅极的上方优选同时形成金属硅化物，以实现良好的电接触效果。当然，在接触良好的情况下，本发明实施例步骤4可以省略。但是，本领域的技术人员可以理解的是，本发明实施例的一大设计点即在于，在通过采用嵌入式锗硅工艺形成PMOS的源极和漏极及通过采用嵌入式碳娃工艺形成NMOS的源极和漏极,在PMOS的源极、漏极及NMOS的源极、漏极的上方形成金属硅化物，以提高源极和漏极与连接金属的电接触性能，尤其用于提高碳硅作为源漏极时，其与连接金属的电接触性能。
[0121]步骤5、进行接触孔的刻蚀。
[0122]S卩，在所述NMOS的源极、漏极和栅极以及所述PMOS的源极、漏极和栅极的上方形成接触孔，通过接触孔暴露出源极、漏极和栅极等，以便后续工艺进行电连接。具体地，一种典型的实施方式可以为:在所述半导体衬底上形成一层第二层间介电层202，然后进行刻蚀处理，刻蚀出NMOS和PMOS的源极、漏极以及栅极的接触孔。在本实施例中，漏极和栅极共用接触孔，形成的接触孔如图1I所示，包括NMOS的源极的接触孔1041A，NMOS的漏极与栅极共用的接触孔1042A，PMOS的源极的接触孔1041B，PMOS的漏极与栅极共用的接触孔1042B。其中，共用接触孔的下表面，高于金属栅极的高度。
[0123]进一步的，还可以在所述接触孔中接触金属，用于实现电连接。其中，所述接触金属的材料可以为钨或铜等金属。
[0124]至此，完成了本发明实施例的示例性的半导体器件的制造方法的介绍。本领域的技术人员可以理解，本发明实施例的方法并不以此为限。
[0125]本发明实施例的半导体器件的制造方法，在CMOS半导体器件的制造过程中，通过在NMOS区域采用嵌入式碳硅(SiC)工艺形成NMOS的源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。
[0126]参照图2，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。该方法具体包括:
[0127]步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区；
[0128]步骤S 102:在所述半导体衬底的PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极；[0129]步骤S103:在所述半导体衬底的NMOS区通过嵌入式碳硅工艺形成抬升的NMOS源极和漏极。
[0130]实施例2
[0131]本发明实施例提供一种半导体器件，可以采用实施例1的方法制造。具体结构如下:
[0132]如图1I所述，本发明实施例的半导体器件，包括半导体衬底100和位于其上的NMOS区的NMOS和PMOS区的PM0S，其中，所述PMOS的源极1021B和漏极1022B为嵌入所述半导体衬底100的锗硅，所述NMOS的源极1021A和漏极1022A为嵌入所述半导体衬底100的碳硅。所述NMOS及PMOS的栅极，可以为金属栅极，也可以为普通的多晶硅栅极。
[0133]其中，优选的，使所述PMOS的源极和漏极的顶部高于所述半导体衬底的上表面，以形成raised S/D结构；和/或,所述NMOS的源极和漏极的顶部高于所述半导体衬底的上表面，以形成Raised SD结构。Raised SD结构可以增强应力工程的效果(增强压应力或增强拉应力)，并能够减少器件的寄生电容。
[0134]进一步的，所述NMOS的栅极为金属栅极，所述NMOS的源极和漏极的高度不低于所述NMOS的金属栅极的高度；和/或，所述PMOS的栅极为金属栅极，所述PMOS的源极和漏极的高度不低于所述PMOS的金属栅极的高度。
[0135]进一步的，所述NMOS的金属栅极的高度为200Λ-400人,和/或，所述PMOS的金属栅极的高度为200人-400人。进一步的，所述NMOS的源极和漏极高于所述NMOS的金属栅极且高出的高度范围小于50 A；ff /或，所述PMOS的源极和漏极高于所述PMOS的金属栅极且高出的高度范围小于50人。
[0136]进一步的，所述半导体器件还包括，位于所述NMOS的源极和漏极上的金属硅化物，以及位于所述PMOS的源极和漏极上的金属硅化物。
[0137]进一步的，所述半导体器件还可以包括LDD区等。
[0138]更进一步的，所述PMOS的源极和漏极可以为经过掺杂处理的源极和漏极，所掺杂的元素可以为硼、磷、或砷，以及其他类似元素。所述NMOS的源极和漏极可以为经过掺杂处理的源极和漏极，所掺杂的元素可以为硼、磷、或砷，以及其他类似元素。在嵌入式锗硅或碳硅形成的源极和漏极中进行掺杂，可以进一步提高源漏电极的导电率，提高器件性能。
[0139]关于本发明实施例的半导体器件的具体结构及相关部件(膜层)的作用，可以参见实施例1，此处不再赘述。
[0140]本发明实施例提供的半导体器件，通过在NMOS区域采用嵌入式碳硅(SiC)作为NMOS的源极和漏极，在提高NMOS的迁移率的同时不会对PMOS的应力造成影响，满足了整个CMOS半导体器件对应力的要求，提高了半导体器件的性能。
[0141]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区； 步骤S102:在所述半导体衬底的PMOS区通过嵌入式锗硅工艺形成抬升的PMOS源极和漏极； 步骤S103:在所述半导体衬底的NMOS区通过嵌入式碳硅工艺形成抬升的NMOS源极和漏极； 其中，所述步骤S102和步骤S103的顺序可以互换。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括: 步骤S1021:在所述半 导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶位于所述PMOS的源区和漏区的部分被去除； 步骤S1022:利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述PMOS的源区和漏区对应的位置分别形成硅凹槽； 步骤S1023:在所述PMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述PMOS的源极和漏极。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述PMOS源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括: 步骤S1031:在所述半导体衬底上形成一层图形化的光刻胶，其中，所述光刻胶在NMOS的源区和漏区的部分被去除； 步骤S1032:利用所述图形化的光刻胶为掩膜，对所述半导体衬底进行刻蚀，在所述半导体衬底上所述NMOS的源区和漏区对应的位置分别形成硅凹槽； 步骤S1033:在所述NMOS的源区硅凹槽和漏区硅凹槽的位置分别形成锗硅层，作为所述NMOS的源极和漏极。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述NMOS的源区硅凹槽和漏区硅凹槽的截面形状为Sigma形或矩形。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中形成的所述PMOS的源极和漏极的顶部均高于所述半导体衬底的上表面，和/或，在所述步骤S103中形成的所述NMOS的源极和漏极的顶部均高于所述半导体衬底的上表面。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl和步骤S102之间还包括:在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤与所述步骤S102之间，还包括形成金属栅极保护层的步骤，所述金属栅极保护层覆盖包括所述NMOS的金属栅极和PMOS的金属栅极在内的所述半导体衬底。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，所述NMOS的源极和漏极的高度均不低于所述NMOS的金属栅极的高度，和/或，所述PMOS的源极和漏极的高度均不低于所述PMOS的金属栅极的高度。
10.如权利要求7所述的半导体器件的制造方法，其特征在于，所述NMOS的金属栅极和所述PMOS的金属栅极的高度均为200人-400 A。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述NMOS的金属栅极和所述PMOS的金属栅极的高度均为300 L.
12.如权利要求7所述的半导体器件的制造方法，其特征在于，所述NMOS的源极和漏极均高于所述NMOS的金属栅极，且高出的高度范围小于50人;和/或，所述PMOS的源极和漏极均高于所述PMOS的金属栅极，且高出的高度范围小于50人。
13.如权利要求7所述的半导体器件的制造方法，其特征在于，所述在所述半导体衬底上形成NMOS的金属栅极和PMOS的金属栅极的步骤，包括: 步骤Al:在所述半导体衬底上形成NMOS的伪栅极和PMOS的伪栅极； 步骤A2:在所述半导体衬底上形成层间介电层，并对所述层间介电层进行化学机械抛光; 步骤A3:去除所述NMOS的伪栅极和PMOS的伪栅极； 步骤A4:在所述NMOS的伪栅极的原来的位置形成NMOS的金属栅极，同时在所述PMOS的伪栅极的原来的位置形成PMOS的金属栅极。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤Al和所述步骤A2之间，还包括进行LDD处理的步骤。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述进行LDD处理的步骤和所述步骤A2之间，还包括形成栅极侧壁层的步骤。
16.如权利要求15所述的半 导体器件的制造方法，其特征在于，所述形成栅极侧壁层的步骤和所述步骤A2之间，还包 括对所述NMOS和PMOS的源区和漏区进行离子注入的步骤。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，所述形成栅极侧壁层的步骤和所述对所述NMOS和PMOS的源区和漏区进行离子注入的步骤之间，还包括在所述PMOS的源区和漏区形成嵌入式锗硅层的步骤。
18.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述进行LDD处理的步骤和所述步骤Al之间，还包括形成偏移侧壁的步骤。
19.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104:在所述NMOS的源极和漏极以及所述PMOS的源极和漏极的上方形成金属硅化物。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105:在所述NMOS的源极、漏极和栅极以及所述PMOS的源极、漏极和栅极的上方形成接触孔。
21.如权利要求20所述的半导体器件的制造方法，其特征在于，在步骤S105之后还包括在所述接触孔中形成接触金属的步骤，所述接触金属的材料为钨或铜。
22.如权利要求20所述的半导体器件的制造方法，其特征在于，在所述步骤S104和步骤S105之间，还包括形成层间介电层的步骤。
23.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，还包括对所形成的PMOS的源极和漏极进行掺杂的步骤；和/或，在所述步骤S103中，还包括对所形成的NMOS的源极和漏极进行掺杂的步骤。
24.一种半导体器件，包括半导体衬底和位于其上的NMOS和PM0S，其特征在于，所述PMOS的源极和漏极为嵌入所述半导体衬底的抬升的锗硅，所述NMOS的源极和漏极为嵌入所述半导体衬底的抬升的碳娃。
25.如权利要求24所述的半导体器件，其特征在于，所述PMOS的源极和漏极的顶部均高于所述半导体衬底的上表面，和/或，所述NMOS的源极和漏极的顶部均高于所述半导体衬底的上表面。
26.如权利要求24所述的半导体器件，其特征在于，所述NMOS的栅极与所述PMOS的栅极均为金属栅极。
27.如权利要求26所述的半导体器件，其特征在于，所述NMOS的源极和漏极的高度均不低于所述NMOS的金属栅极的高度，和/或，所述PMOS的源极和漏极的高度均不低于所述PMOS的金属栅极的高度。
28.如权利要求26所述的半导体器件，其特征在于，所述NMOS的金属栅极的高度为.200人-400尤和/或，所述PMOS的金属栅极的高度为200人-400 A。
29.如权利要求26所述的半导体器件，其特征在于，所述NMOS的源极和漏极均高于所述匪OS的金属栅极且高出的高度范围小于50人;和/或，所述PMOS的源极和漏极均高于所述PMOS的金属栅极且高出的高度范围小于50 A,.
30.如权利要求24所述的半导体器件，其特征在于，所述半导体器件还包括，位于所述NMOS的源极和漏极上的金属硅化物，以及位于所述PMOS的源极和漏极上的金属硅化物。
31.如权利要求24所述的半导体器件，其特征在于，所述PMOS的源极和漏极为经过掺杂处理的源极和漏极，和/或，所述NMOS的源极和漏极为经过掺杂处理的源极和漏极。
32.如权利要求24所述的半导体器件，其特征在于，所述PMOS的源极和漏极被掺杂了硼、磷、或砷，和/或，所述NMOS的源极和漏极被掺杂了硼、磷、或砷。
【文档编号】H01L21/8238GK103730417SQ201210382954
【公开日】2014年4月16日 申请日期:2012年10月10日 优先权日:2012年10月10日
【发明者】王新鹏, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司