专利名称：一种改善双大马士革工艺中kink缺陷的方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种改善双大马士革工艺中KINK缺陷的方法。
背景技术：
目前，在40纳米及其以下节点的半导体后段制程(Back End Of Line，简称BEOL)一倍设计规格的双大马士革结构(1XDD)工艺中，超低介电常数(Ultra-low K，简称ULK)材质配合金属硬质掩模(Metal Hard Mask ,简称MHM)的结构被越来越多的采用。由于考虑到40纳米及其以下技术节点的后段制程对金属绝缘性的高要求(低介 电常数材料)，业界大多采用5 15纳米氮化钛(TiN)层上下结合加以20 40纳米的氧化层作为硬质掩膜，且在该硬质掩膜的下面就是介电常数K值为2. 4 2. 6的超低介电常数层。图1-5为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的流程结构示意图；如图1-5所示，首先，在制备有铜(Cu)金属层12的介电质11的上表面上从下至上顺序依次覆盖有停止层(stop layer) 13、ULK层14、第一氧化物层15、TiN层16、第二氧化物层17和垫氧化物层(Pad 0X) 18，采用光刻、刻蚀工艺依次刻蚀垫氧化物层(Pad 0X) 18、第二氧化物层17和TiN层16，并部分去除第一氧化物层15，于剩余的垫氧化物层(Pad 0X) 181、剩余的第二氧化物层171、剩余的TiN层161和剩余的第一氧化物层151中形成沟槽结构19 ;然后，沉积PV层20充满沟槽结构19并覆盖剩余的垫氧化物层(Pad 0X) 181的上表面，涂布光刻胶，曝光、显影后形成具有通孔结构21的光阻22，并以该光阻22为掩膜刻蚀进行通孔刻蚀工艺后，去除光阻22和剩余的PV层；最后，以剩余的垫氧化物层181和剩余的第二氧化物层171为掩膜刻蚀进行沟槽刻蚀工艺，并将通孔的底部打通至铜金属层12中，进而形成沟槽23。图6为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的中形成的缺陷的放大结构示意图；如图6所示，由于ULK层为含有大量气孔(porous)的特殊结构，在蚀刻过程中等离子体(plasma)在垂直向下的蚀刻的同时，在侧向上对会对ULK造成较大的损伤，而且随着蚀刻时间的推进，首先接触到等离子体的侧面的损伤就越大，即越靠近第一氧化物层的ULK的损失越多。在蚀刻工艺完成后，最后剩余的ULK层142在与最后剩余的第一氧化物层152结合的地方24会形成一个显著的缺陷，通常称之为“KINK”，一般达到KINK的值能达到5nm，造成该缺陷会严重降低后续埋层(barrier)及Cu的填充效果和研磨结果，造成产品良率的见底。虽然，现今的蚀刻工艺在不断的改进，通过采用低功率高度同向性等离子体以及外加直流偏压等改善措施来改善KINK缺陷，但由于的改善往往跟通孔(VIA)底部的关键尺寸(CD)做大的要求背道而驰，使得KINK缺陷成为当前半导体双大马士革结构的一大难题
发明内容
针对上述存在的问题，本发明揭示了一种改善双大马士革工艺中KINK缺陷的方法，主要是通过在金属硬质掩膜层与超低介电常数介电质层之间设置低介电常数介电质层以改善双大马士革工艺中KINK缺陷的工艺。
本发明的目的是通过下述技术方案实现的
一种改善双大马士革工艺中KINK缺陷的方法，其中，包括以下步骤
步骤SI :沉积超低介电常数介电质层覆盖一制备有底部金属的半导体结构的上表面后，再沉积一低电常数介电质层覆盖所述超低介电常数介电质层的上表面；
步骤S2 :从下至上顺便依次沉积金属硬质掩膜层和垫氧化物层覆盖所述低介电常数介电质层的上表面；
步骤S3 :打开所述金属硬质掩膜后，采用光刻、刻蚀工艺于所述超低介电常数介电质 层中形成通孔结构；
步骤S4 :采用沟槽刻蚀工艺形成沟槽，并贯通所述通孔结构的底部至所述底部金属中，形成通孔后，去除所述低介电常数介电质层。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述半导体结构还包括底部介质层和停止层，所述底部金属贯穿所述底部介质层，所述停止层覆盖所述底部金属和所述底部介质层的上表面，所述超低介电常数介电质层覆盖所述停止层的上表面。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述金属硬质掩膜层包括第一氧化物层、金属层和第二氧化物层，所述第一氧化物层覆盖所述超低介电常数介电质层的上表面，所述金属层覆盖所述第一氧化物的上表面，所述第二氧化物层覆盖所述金属层的上表面。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述金属层的材质为TiN。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述步骤S3中采用光刻、刻蚀工艺，依次回蚀所述垫氧化物层、所述第二氧化物层和所述金属层至所述第一氧化物层中，打开所述金属硬质掩膜，形成沟槽结构。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述停止层的厚度为400A、所述超低介电常数介电质层的厚度为2500-2800A，所述第一氧化物层的厚度为300-400A，所述金属层的厚度为50-150A，所述第二氧化物层的厚度为200-300A，所述垫氧化物层的厚度为50A。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述第一氧化物层和所述第二氧化物层的材质均为SiON。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述低介电常数介电质层的厚度为200-300A。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述低介电常数介电质层的介电常数为2. 7-3.0。上述的改善双大马士革工艺中KINK缺陷的方法，其中，所述超低介电常数介电质层的介电常数为2. 4-2. 6。综上所述，本发明一种改善双大马士革工艺中KINK缺陷的方法，通过在金属硬质掩膜层与超低介电常数介电质层之间设置低介电常数介电质层，利用不同K值介电质层(低介电常数介电质层和超低介电常数介电质层)在等离子体蚀刻中表现出来不同的蚀刻率(Etch Rate)的K值渐进式结构来达到保护侧墙的目的，不仅在保持做大半导体器件底部⑶，还有效的改善侧墙的kink或bowing等特定缺陷,进而有利于后续埋层及Cu填充工艺，减少填充和研磨缺陷，提闻广品良率。
图1-5为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的流程结构示意 图6为本发明背景技术中传统的半导体后段制程一倍设计规格的双大马士革工艺的中形成的缺陷的放大结构示意 图7-12为本发明一种改善双大马士革工艺中KINK缺陷的方法的流程结构示意 图13为本发明一种改善双大马士革工艺中KINK缺陷的方法中形成的缺陷的放大结构示意图。
具体实施例方式 下面结合附图对本发明的具体实施方式
作进一步的说明
图7-12为本发明一种改善双大马士革工艺中KINK缺陷的方法的流程结构示意图； 如图7-12所示，本发明一种改善双大马士革工艺中KINK缺陷的方法
首先，在制备有底部铜金属32的底部介质层31的上表面从下至上顺序依次沉积厚度为400A左右的停止层33、厚度为2500-2800A介电常数为2. 4-2. 6的超低介电常数介电质层34、厚度为200-300A介电常数为2. 7-3. O的低介电常数介电质层35、厚度为300-400A材质为碳硅氧氢化物(SiCOH)的第一氧化物层36、厚度为50-150A材质为TiN的金属层37、厚度为200-300A材质为碳硅氧氢化物(SiCOH)的第二氧化物层38和厚度为50A的垫氧化物层39，形成如图7所示的结构。其次，涂布光刻胶覆盖所述垫氧化物层39的上表面，曝光、显影后光阻，并以该光阻为掩膜依次回蚀垫氧化物层39、第二氧化物层38和金属层37至第一氧化物层36中，去除上述光阻后，形成贯穿剩余的垫氧化物层391、剩余的第二氧化物层381和剩余的金属层371至剩余的第一氧化物层361中的沟槽结构40，形成如图8所示的结构。然后，制备PV层41填充沟槽结构40并覆盖剩余的垫氧化物层391的上表面，涂布光刻胶覆盖PV层41的上表面，曝光、显影后形成具有通孔图形43的光阻42，如图9所示，以光阻42为掩膜，刻蚀PV层41、剩余的第一氧化物层361和低介电常数介电质层35至超低介电常数介电质层34中，去除光阻42和剩余的PV层后，如图10所示，形成位于沟槽结构40底部的通孔结构44，该通孔结构44贯穿再次刻蚀剩余的第一氧化物层362和剩余的低介电常数介电质层351至剩余的超低介电常数介电质层341中。之后，以剩余的垫氧化物层391和剩余的第二氧化物层381为掩膜，采用等离子刻蚀工艺刻蚀再次刻蚀剩余的第一氧化物层362和剩余的低介电常数介电质层351至剩余的超低介电常数介电质层361中，去除剩余的垫氧化物层391和剩余的第二氧化物层381，形成如图11所示贯穿剩余的金属层371、最后剩余的第一氧化物层363和再次刻蚀剩余的低介电常数介电质层352至再次刻蚀剩余的超低介电常数介电质层342中的结构；由于，在等离子刻蚀工艺中，剩余的低介电常数介电质层351和剩余的超低介电常数介电质层341的介电常数不同，而不同介电常数的介电质层在等离子刻蚀中会表现出不同的刻蚀速率，介电常数较大的其刻蚀速率较小，所以低介电常数介电质层相对于超低介电常数介电质层的刻蚀速率较小，形成的KINK缺陷45的值也小，这样就能在沟槽刻蚀过程中达到保护介电质侦技啬的目的，以改善刻蚀工艺中KINK缺陷45的目的。图13为本发明一种改善双大马士革工艺中KINK缺陷的方法中形成的缺陷的放大结构示意图；如图13所示，本发明一种改善双大马士革工艺中KINK缺陷的方法中改善后形成的KINK缺陷45的值为lnm，即本发明所公开的技术方案能大大改善KINK缺陷。最后，去除剩余的金属层371和最后刻蚀剩余的第一氧化物层363，并采用掩膜工艺如CMP等去除再次刻蚀剩余的低介电常数介电质层352，形成如图12所示的结构，与传统工艺所形成的结构完全相同，不影响最终大马士革结构的绝缘效果。 其中，本实施例中根据改进后的薄膜结构，采用相应的公知的刻蚀工艺进行产品制备，在此不再累述。综上所述，由于采用了上述技术方案，本发明实施例提出一种改善双大马士革工艺中KINK缺陷的方法，通过在金属硬质掩膜层与超低介电常数介电质层之间设置低介电常数介电质层，利用不同K值介电质层(低介电常数介电质层和超低介电常数介电质层)在等离子体蚀刻中表现出来不同的蚀刻率(Etch Rate)的K值渐进式结构来达到保护侧墙的目的，在保持做大底部CD的同时，减少了蚀刻过程中kink损伤，还有利于后续的填充工艺(gap filling),提高了整个loop的工艺窗口(process window),而添加的低介电常数介电质层，在后续的研磨(CMP)过程中完全被消耗，最后保留在结构里的绝缘层只有超低介电常数介电质层，完全不影响最终大马士革结构的绝缘效果。通过说明和附图，给出了具体实施方式
的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
权利要求
1.一种改善双大马士革工艺中KINK缺陷的方法，其特征在于，包括以下步骤 步骤Si:沉积超低介电常数介电质层覆盖一制备有底部金属的半导体结构的上表面后，再沉积一低电常数介电质层覆盖所述超低介电常数介电质层的上表面； 步骤S2 :从下至上顺便依次沉积金属硬质掩膜层和垫氧化物层覆盖所述低介电常数介电质层的上表面； 步骤S3 :打开所述金属硬质掩膜后，采用光刻、刻蚀工艺于所述超低介电常数介电质层中形成通孔结构； 步骤S4 :采用沟槽刻蚀工艺形成沟槽，并贯通所述通孔结构的底部至所述底部金属中，形成通孔后，去除所述低介电常数介电质层。
2.根据权利要求I所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述半导体结构还包括底部介质层和停止层，所述底部金属贯穿所述底部介质层，所述停止层覆盖所述底部金属和所述底部介质层的上表面，所述超低介电常数介电质层覆盖所述停止层的上表面。
3.根据权利要求I或2所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述金属硬质掩膜层包括第一氧化物层、金属层和第二氧化物层，所述第一氧化物层覆盖所述超低介电常数介电质层的上表面，所述金属层覆盖所述第一氧化物的上表面，所述第二氧化物层覆盖所述金属层的上表面。
4.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述金属层的材质为TiN。
5.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述步骤S3中采用光刻、刻蚀工艺，依次回蚀所述垫氧化物层、所述第二氧化物层和所述金属层至所述第一氧化物层中，打开所述金属硬质掩膜，形成沟槽结构。
6.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述停止层的厚度为400A、所述超低介电常数介电质层的厚度为2500-2800A，所述第一氧化物层的厚度为300-400A，所述金属层的厚度为50-150A，所述第二氧化物层的厚度为200-300A，所述垫氧化物层的厚度为50A。
7.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述第一氧化物层和所述第二氧化物层的材质均为SiON。
8.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述低介电常数介电质层的厚度为200-300A。
9.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述低介电常数介电质层的介电常数为2. 7-3. O。
10.根据权利要求3所述的改善双大马士革工艺中KINK缺陷的方法，其特征在于，所述超低介电常数介电质层的介电常数为2. 4-2. 6。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种改善双大马士革工艺中KINK缺陷的方法。本发明提出一种改善双大马士革工艺中KINK缺陷的方法，通过在金属硬质掩膜层与超低介电常数介电质层之间设置低介电常数介电质层，利用不同K值介电质层(低介电常数介电质层和超低介电常数介电质层)在等离子体蚀刻中表现出来不同的蚀刻率的K值渐进式结构来达到保护侧墙的目的，不仅在保持做大半导体器件底部CD，还减轻侧墙的kink或bowing等特定缺陷，进而有利于后续埋层及Cu填充工艺，减少填充和研磨缺陷，提高产品良率。
文档编号H01L21/768GK102881639SQ20121034344
公开日2013年1月16日 申请日期2012年9月17日 优先权日2012年9月17日
发明者黄君, 张瑜, 盖晨光 申请人:上海华力微电子有限公司