包括存储区和边缘区的超结半导体器件的利记博彩app
【专利摘要】超结半导体器件的漂移层包括第一导电型的第一部分以及与第一导电型相反的第二导电型的第二部分。第一和第二部分可形成于存储区和环绕存储区的边缘区内，其中通过漂移层的通态或正向电流流经存储区内的第一部分。第一和第二部分的至少一个而不是存储区内的第一部分包含辅助杂质或具有辅助结构以局部降低雪崩率。局部降低雪崩率增大了超结半导体器件的总电压阻断能力。
【专利说明】包括存储区和边缘区的超结半导体器件
【技术领域】
[0001]本发明涉及一种半导体器件。
【背景技术】
[0002]在具有超结结构的半导体器件中，漂移层通常包括构成电流通路的n型掺杂柱和设置用于在半导体器件的漏电极和源电极之间获得高反向击穿电压的P型掺杂柱。n型柱内的高杂质浓度形成通态低电阻。如果施加了反向电压，n型柱和p型柱之间的耗尽区横向延伸以便即使在n型柱内有高杂质浓度的情况下能形成高反向击穿电压。期望在相反的方向上提高超结半导体器件的稳定性。
【发明内容】
[0003]根据一个实施例，超结半导体器件包括存储区(cell area)内的至少一个掺杂区。在存储区和环绕存储区的边缘区内形成漂移层。漂移层包括第一导电型的第一部分以及与第一导电型相反的第二导电型的第二部分。来自或流入至少一个掺杂区的通态或正向电流流经存储区的第一部分。第一和第二部分的至少一个而不是存储区内的第一部分包括包含辅助杂质或具有辅助结构，所述辅助杂质或所述辅助结构可工作以便局部降低雪崩率。
[0004]根据另一实施例，制造超结半导体器件的方法设置为在存储区内和环绕存储区的边缘区内形成漂移层。漂移层包括第一导电型的第一部分以及与第一导电型相反的第二导电型的第二部分。至少一个掺杂区形成于存储区内的整个漂移层上，其中来自或流入至少一个掺杂区的通态或正向电流流经存储区的第一部分。第一和第二部分的至少一个而不是存储区(cellregion)内的第一部分包括可工作以便局部降低雪崩率的辅助杂质或辅助结构。
[0005]只要阅读了下文详细说明并观看了附图，本领域技术人员会想出其他特征和优势。
【专利附图】
【附图说明】
[0006]附图旨在提供对本发明的进一步理解，并且附图包括在说明书中构成本说明书的一部分。附图示出了本发明实施例并与说明一起用于解释本发明的原理。本发明其他实施例和预期优势在参考下文详细说明后将变得更容易明白。附图中的元件不一定互成比例，相同的参考号表不对应的类似部件。
[0007]图1A是根据实施例的在一平面中的超结半导体器件的半导体基体的一部分的横截面示意图，其中该平面平行于表面，该实施例涉及包含存储和边缘区内辅助杂质的条带形P型掺杂部分的漂移层。
[0008]图1B是图1A所示超结半导体器件沿着线B - B的横截面示意图。
[0009]图2A是根据一个实施例的在一平面中的超结半导体器件的半导体基体的一部分的横截面示意图，其中该平面平行于表面，该实施例涉及漂移层中的条带形P型掺杂部分和半导体的边缘区内的辅助杂质。
[0010]图2B是图2A所示超结半导体器件沿着线B-B的横截面示意图。
[0011]图3A根据一个实施例的在一平面中的超结半导体器件的半导体基体的一部分的横截面示意图，其中该平面平行于表面，该实施例涉及带有具有辅助结构的条带形P型掺杂部分的漂移层。
[0012]图3B是图3A所示超结半导体器件沿着线B - B的横截面示意图。
[0013]图4A根据一个实施例的在一平面中的超结半导体器件的半导体基体的一部分的横截面示意图，其中该平面平行于表面，该实施例提供带有具有多层辅助结构的条带形P型掺杂部分的漂移层。
[0014]图4B是图4A所示超结半导体器件沿着线B - B的横截面示意图。
[0015]图5A是根据实施例的穿过超结半导体器件的漂移层的横截面示意图，该实施例提供从存储区延伸入第一边缘区并平行于第二边缘区内的存储区的条带形第一和第二部分。
[0016]图5B是根据另一实施例的穿过漂移层的横截面示意图，该实施例提供从存储区延伸入第一边缘区并平行于第二边缘区内的存储区的条带形第一和第二部分。
[0017]图5C是根据实施例的穿过超结半导体器件的漂移层的横截面示意图，该实施例提供在存储区内的平行的第一和第二部分以及在边缘区内设置框架形第一和第二部分。
[0018]图6A是根据具有通过从沟槽侧壁形成的漂移层第一部分的实施例穿过平行于表面的超结半导体器件漂移层的横截面示意图。
[0019]图6B是图6A所示超结半导体器件沿着线B - B的横截面示意图。
[0020]图7A是根据涉及嵌入n栅内的p掺杂柱的实施例穿过超结半导体器件漂移层的横截面示意图。
[0021]图7B是图7A所示超结半导体沿着线B-B的横截面示意图。
[0022]图8是根据涉及超结二极管的实施例的超结半导体器件的横截面简图。
[0023]图9是制造超结半导体器件的方法简化流程。
【具体实施方式】
[0024]下文详细说明将参考形成本发明一部分的附图，附图将以示出可以实现本发明的具体实施例的方式示出本发明。应理解的是，在不脱离本发明范围的情况下可以使用其他实施例并对其进行结构和逻辑上的改变。例如，一个实施例说明和列举的特征可用于其他实施例或与其他实施例相结合以产生另外的实施例。本发明旨在包括这些修改和变形。使用特定语言说明的实例不应理解为限制附属权利要求的范围，附图不是按比例绘制并只用于说明。为了明确起见，除非另有说明，不同附图中相同元件指定有相同的参考号。
[0025]术语“具有”、“包含”、“包括”、“包含”等是开放词并且这些术语已陈述的元件或特征的存在，但是又不排除其他的元件或特征。除非文中另有清楚说明，冠词“一个”、“一个”以及“这个”包括复数也包括单数。
[0026]图中通过在掺杂类型“n”或“p”前添加或“ + ”表示相对掺杂浓度。例如，“n_”表示低于“n”掺杂区掺杂浓度的掺杂浓度，同时“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两种不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
[0027]术语“电连接”说明用电连接在一起的元件之间的低欧姆连接，例如，相关元件之间的直接接触或通过金属和/或高掺杂半导体连接。术语“电耦合”包括一个或多个中间元件可以设置在电耦合元件之间，例如，中间元件为可控制为暂时形成低欧姆连接而其他时间又形成非低欧姆连接的元件。
[0028]图1A和IB示出了超结半导体器件500，其中，图1A是在平行于如图1B中的线A-A所不的半导体基体100的第一表面101的平面内的横截面图，图1B是沿着图1A所不线B-B垂直于图1A横截面平面的横截面图。
[0029]半导体基体100包括单晶半导体材料，例如，硅S1、碳化硅SiC、锗Ge、硅锗SiGe或砷化镓GaAs。半导体基体100具有第一表面101和平行于第一表面101的第二表面102。第一和第二表面101、102之间的距离范围为几十微米或更大并且与反向击穿电压密切相关，反向击穿电压是引起半导体器件500击穿的最小施加电压。
[0030]半导体基体100可以具有矩形形状，其边长范围为几微米。半导体基体100包括第一导电型的掺杂层130。掺杂层130的净掺杂浓度较高，例如，至少可以是1017cnT3。掺杂层130可以沿着平行于第二表面102的半导体基体100的全横断平面延伸。根据一个实施例，掺杂层130直接邻接于第二表面102。根据其他实施例，其他层可以设置在掺杂层130和第二表面102之间。例如,与第一导电型相反的第二导电型的另一掺杂层可以设置在掺杂层130和第二表面102之间。掺杂层130形成与电极的接触层并可以通过从第二表面102注入进行掺杂。
[0031]漂移层120形成于第一表面101和掺杂层130之间。例如,掺杂层130可以是供漂移层120外延生长的衬底。漂移层120包括第一导电型的第一部分121以及第二导电型的第二部分122。第二部分122可以形成于与掺杂层130直接接触。根据其他实施例，第二部分122形成为从掺杂层130偏离以使漂移层120包括一方面在第一和第二部分121、122之间另一方面在掺杂层130延伸的第一导电型邻接部分123。漂移层120可以直接邻接(adjoin)于掺杂层130。根据其他实施例，第一导电型的其他层可以设置在漂移层120和掺杂层130之间。
[0032]半导体基体100包括存储区210和环绕存储区210的边缘区290，其中，边缘区290沿着半导体基体100的边缘延伸。通过位于存储区210内的这些第一部分121，在半导体器件500处于通态的情况下，通态电流或正向电流通过漂移层120流入掺杂层130。相反地，位于边缘区290内的第一部分121不会明显地或完全不会促进形成通态或正向电流。
[0033]允许通态或正向电流在存储区210的第一部分121内流动的至少一个结构或部分，例如，栅电极、源区、源触点、基底区或栅触点在没有连接或因为其他原因不可工作未设置在边缘区290内。
[0034]半导体基体100还包括形成于存储区210内的至少一个掺杂区110。根据一个实施例，设置了多个第一导电型掺杂区110，其中，每个掺杂区110直接邻接于第二导电型的基底区115，每个基底区115直接邻接于存储区210内的至少一个第一和至少一个第二部分121、122以形成超结IGFET (绝缘栅场效应晶体管)或超结IGBT (绝缘栅双极晶体管)器件。根据另一实施例，至少一个掺杂区110为第二导电型并直接邻接于存储区210内的第一和第二部分121、122以形成超结二极管。在边缘区290内，没有至电极的连接或因为其他原因不可工作，没有掺杂区110。
[0035]栅电极结构315可以设置用于沿着栅极电介质316控制掺杂区110和漂移层120第一部分121之间的沟道区内的基底区115 (base zone)内的电荷载流子分布。栅极电介质316布置于栅电极结构315和基底区115之间。第一电极310可以电稱合至基底区115和掺杂区110。第一电极310和半导体基体100之间的电介质层330使第一部分121和第一电极310电绝缘。在不出的实施例中，栅电极结构315可以布置在第一表面101上方。根据涉及IGFET和IGBT的其他实施例，栅电极结构315可以形成于从第一表面102蚀刻进入漂移层120的沟槽(trench)内。
[0036]第一电极310通过电介质层330内的开口与掺杂区110和基底区115电接触。根据一个实施例，第一电极310不与边缘区290的第二部分122接触。根据其他实施例，第一电极310可以通过电介质层330内的其他开口与边缘区290内的一个或多个第一部分122接触。
[0037]第二电极320可以直接邻接于掺杂层130。根据涉及IGBT的实施例，另一第二导电型的掺杂层可以形成于掺杂层130和第二电极320之间。根据不出的实施例,第一导电型是n型，第二导电型是p型，第一电极310是源电极，掺杂区为源区，第二电极320为漏电极。根据其他实施例，第一导电型是P型。
[0038]第一和第二部分121、122中的至少一个而不是存储区210内的第一部分121包括辅助结构、包含辅助杂质或包括辅助结构并包含辅助杂质。辅助结构和辅助杂质基本上在存储区内缺少的。
[0039]根据涉及辅助杂质的一个实施例，辅助杂质局部降低电荷载流子平均自由程，其为电荷载流子在连续碰撞之间移动的平均距离。在平均自由程降低的情况下，电荷载流子在碰撞之间吸收更少的能量以形成生成电子空穴对并触发雪崩击穿所需的更高电场强度。
[0040]根据涉及辅助杂质的另一个实施例，辅助杂质可工作以局部降低电场强度。局部降低电场强度和/或缩小电荷载流子平均自由程降低选定区内的雪崩率以局部增加反向击穿电压。根据涉及辅助结构的实施例，辅助结构可工作为局部降低电场强度。
[0041]图1A和IB涉及在存储区210和边缘区290内的均包含辅助杂质400的第二部分122的实施例。存储区210内的第一部分121不包含辅助杂质或包包含浓度显著低于存储区210第一部分121外部的辅助杂质，例如，低于其他部分浓度10%的浓度。辅助杂质400降低至少一个电荷载流子迁移率。因而，电荷载流子的平均自由程得到降低，并且在不增加由存储区210内第一部分212定义的通态电阻的情况下局部增加反向击穿电压。
[0042]通常，在超结半导体器件中，最大电场强度位于第一和第二部分121、122中心附近。根据制造过程，最大电场强度可能发生于第二部分122中心。通过降低至少位于第二部分122中心部位的电荷载流子平均自由程，在第二部分122内发生局部雪崩击穿的临界电场强度可以增加以使半导体器件500的反向击穿电压仅由第一部分121的最小反向击穿电压定义。
[0043]根据一个实施例，辅助杂质400主要设置在第二部分122内并靠近中心部位。根据其他实施例，辅助杂质400几乎分布在第二部分122的整个体积上。根据进行外延过程以在迭代过程(iterative process)中形成漂移层120的实施例,其中每个迭代步骤包括子层生长并在生长的子层内掺杂施主和/或受主以形成第一和第二部分121、122。辅助杂质400可以在至少一个迭代步骤、一些迭代步骤或每个迭代步骤中掺杂。辅助杂质就掺杂能量可以不同并且超过一个辅助杂质掺杂可以在至少一个迭代步骤内以不同掺杂能量进行。
[0044]辅助杂质400可能是可工作以扩大电荷载流子在漂移层120内散射(scattering)的元素的原子。根据一个实施例，辅助杂质400为原子，这些原子由于替换晶格内漂移层120的半导体材料原子从而通过晶体势微扰增加电荷载流子散射，引起合金散射。例如，漂移层120由硅设置而成并且辅助杂质原子为替代漂移层120硅晶格内一些硅原子的锗Ge或碳C原子。
[0045]根据其他实施例，辅助杂质原子是第一导电型掺杂物。例如，如果第二部分122的导电类型是P型，则杂质原子是n型，例如，磷P原子或砷As原子。反向掺杂也可以通过增加复合率来降低少数载流子使用寿命，雪崩率得以降低。通过作为施主或受主作用的辅助杂质400的反向掺杂可以通过增加其他导电类型掺杂物浓度进行补偿，以便维持预定净掺杂浓度以在第一和第二部分121、122之间形成预期补偿效果。例如，辅助掺杂包括包含相同数量施主和受主原子或离子的分子。
[0046]辅助杂质400浓度至少在掺杂物的浓度范围内。辅助杂质浓度可以高于掺杂物浓度，例如，因数为10。例如，第二部分122可以具有约为IO15CnT3 -1O16CnT3的净掺杂物浓度并且具有IO17CnT3的辅助杂质浓度，例如，绝对n型掺杂浓度。
[0047]尽管图1A和IB所示实施例在存储区210的和边缘区290的第二部分122内设置了辅助杂质400，其他实施例可以只在位于存储区210边缘附近或边缘区290内的第二部分122内或只在位于边缘区290的所有或一些第二部分122内设置辅助杂质400。
[0048]假设存储区210和边缘区290内的第一和第二部分121、122具有类似构造和排布方式，边缘区290附近的电场强度高于存储区210，因为在边缘区290内或边缘区290附近，等位线从平行于第一和第二表面101、102的水平方向弯曲向垂直于第一和第二表面101、102的方向从而局部增加电场强度。在矩形半导体基体100的角落，弯曲进一步增大。因此，在边缘区290的第二部分122内或边缘区290以及与边缘区290接合的存储区210的一部分区域内设置杂质比在存储区210中心部位的第二部分122内设置辅助杂质更能增加半导体器件500的可靠性。
[0049]图2A和2B所示实施例指边缘区290内包含辅助杂质410的区域，其中包含辅助杂质410的区域与边缘区290内的第一和第二部分121、122均重合。辅助杂质410降低了边缘区210第一和第二部分121、122内的平均自由程。部分121、122内平均自由程的降低局部增加了整个边缘区290内的临界电场强度并增加了半导体器件500的稳定性。
[0050]根据示出的实施例，第一电极310接触边缘区290的第二部分122。根据其他实施例，边缘区290内的第二部分和第一部分122、121可以浮动(float)。由于边缘区290内未设置栅电极和/或掺杂区110，边缘区290的第一部分121不会明显地影响通态电流或正向电流。因此，边缘区290内的第一部分121的平均自由程降低不会增加半导体器件500的导通电阻。
[0051]图3A和3B所示实施例不同于图2A和2B所示实施例，不同之处在于，图3A和3B中设置了辅助结构420而不是辅助杂质。辅助结构420可以设置在如图所示第二部分122中的一些第二部分或每个第二部分的中心部位。根据其他实施例，辅助结构420也可以设置在边缘区290中的第一部分121的中心部位或位于边缘区290中的第一部分121的中心部位以及位于边缘区290附近区域内的存储区210的另一个第一部分121内。辅助结构420可以由氧化物设置而成，例如，包含正电荷的氧化物。根据一个实施例，带有铯Cs的氧化硅形成充电或者说带电的氧化物。根据另一个实施例，辅助结构420是由具有等于或接近漂移层120半导体材料的介电常数的介电材料形成。例如，漂移层120的材料为硅，介电材料为氧化铝ai2o3。
[0052]根据图4A和4B所示实施例，介电结构420包括至少两个不同材料的子层，其中平均介电常数偏离漂移层120的半导体材料的平均介电常数不超过20%。例如，第一子层421、422的一个可能是氧化硅，而另一个子层422、421可能是氮化铝ALN或二氧化铪HfO2。根据另一个实施例，子层421、422中的的一个由二氧化锆ZrO2制成，而另一个子层422、421则由二氧化钛TiO2制成。
[0053]图5A - 5B通过实例方式不出了第一和第二部分121、122的布局图,其中可能设置上文所讨论的辅助杂质和/或辅助结构。
[0054]图5A示出了第一和第二部分121、122的常规布置，其中第一和第二部分121、122是条带形、交替布置并平行于超结半导体器件500的半导体基体100的边缘之一。第一和第二部分121、122的子集沿着半导体基体100两个相反的边缘从存储区210延伸入第一边缘区291。至少一个第二部分122完全形成于存储区210和半导体基体100的其他边缘之间的两个第二边缘区292之一内。存储区210不同于边缘区291、292，不同之处在于，在存储区210内，所有影响通过第一部分121的通态或正向电流的成分和结构全部起作用，而在边缘区291、292内，这些成分或结构的至少一个缺失、未连接或未起作用。存储区210内的第一部分121影响通态和正向电流,而位于边缘区291、292内的第一部分则不影响。
[0055]图5B所示实施例不同于图5A所示实施例,不同之处在于图5B具有更宽的边缘区291、292，并且在每个第二边缘区292内形成至少两个完整的第二部分122。
[0056]图5C指具有形成于存储区210内的第一和第二部分121、122的实施例。在边缘区290内，框架状第一和第二部分121b、122b以交替顺序环绕存储区210。第一和第二框架状部分121b、122b均可以是连续的(如图所示)或可能不连续形成。例如，第二框架状部分122b可以包括未在框架角连接或靠近框架角的四个单独的部段。
[0057]图6A和6B指通过从蚀刻入本征或均相掺杂层的沟槽侧壁向外扩散形成第一和第二部分121、122的实施例。沟槽可能是条带状的槽。根据示出的实施例，沟槽几乎为方形。根据其他实施例，沟槽具有六角形或圆形横截面形状。
[0058]半导体基体100具有第一表面101和平行于第一表面101的第二表面102。至少一个掺杂区Iio形成于直接邻接于第一表面101。另外，第一导电型掺杂层130形成于半导体基体100内。根据涉及超结二极管和超结IGFET的实施例，掺杂层130直接邻接于第二表面102。根据其他实施例，例如，涉及IGBT的实施例，至少一个其他的与第一导电型相反的第二导电型层可以布置在掺杂层130和第二表面102之间。例如，如果半导体器件500是超结二极管，至少一个掺杂区110可能是一个形成于存储区210内的第二导电型单掺杂区。根据涉及IGFET和IGBT的实施例，多个第一导电型掺杂区形成于半导体基体100的存储区210内，其中每个掺杂区110形成作为第二导电型的基底区115内的井。
[0059]在存储区210和沿着半导体基体100的边缘延伸并环绕存储区210的边缘区290内均有漂移层120布置在至少一个掺杂区110和掺杂层130之间。漂移层120包括第一导电型的第一部分121以及第二导电型的第二部分122。漂移层120还包括通过蚀刻以进行侧壁掺杂的沟槽的填充物形成的电介质结构340。第一部分121环绕形成厚度一致的矩形空心圆柱的电介质结构340。第二部分122形成嵌有圆柱形第一部分121的栅格。
[0060]在存储区210内，栅电极结构315设置为控制少数电荷载流子在掺杂区110和第一部分121之间的基底区115区域内的分布。第一电极310可以电连接至掺杂区110和基底区115。每个基底区115可能是第二部分122的一个部段或可以直接邻接于第二部分122。电介质层330可以使第一电极310与第一部分121分离。第一电极310可以电连接或可以不电连接至边缘区290内的第二部分122。
[0061]通态或正向电流流经存储区210的第一部分121。第一和第二部分121、122的至少一个而不是存储区210内的第一部分121包括辅助结构或包含辅助杂质410，以至少局部降低至少在相关的第一和第二部分121、122的中心部位内的平均自由程或电场强度。
[0062]例如，至少在边缘区290的第二部分122内掺杂降低边缘区290的第二部分122内电荷载流子平均自由程的辅助杂质410，例如，代替单晶格内半导体材料原子的辅助杂质原子或作为施主或受主有效的辅助杂质原子。根据一个实施例，第二部分122包括第一导电型的第一辅助杂质以及补偿第一导电型第一辅助杂质的第二导电型的第二辅助杂质。由于漂移层120的电场强度因为边缘效应增强的部段的平均自由程降低，边缘区290的阻断电压能力局部增加并且在不增加通态电阻的情况下对于在存储区210内的相应部分可工作。根据另一个实施例，至少第二部分122的中心部位包括辅助结构并反向掺杂以局部降低电场强度。
[0063]图7A和7B所示实施例指嵌入由第一部分121形成的栅格内的柱状第二部分122。第二部分122的横截面可能是圆形、椭圆形、方形、矩形或多边形。
[0064]图8示出了超结二极管501。半导体基体100包括掺杂区110和掺杂层130。掺杂层130可能是n型，掺杂区110可能是p型。掺杂区110直接邻接于半导体基体100的第一表面101。掺杂层130直接邻接于半导体基体100的平行于第一表面101的第二表面102。阳极301直接与掺杂区110电接触，阴极302直接与掺杂层130电接触。在掺杂区110和掺杂层130之间，漂移层120形成于存储区210和环绕存储区210的边缘区290内。漂移层120包括n型第一部分121以及p型第二部分122。
[0065]当超结二极管501正向偏置时，正向电流流经存储区210内的第一部分121。第一和第二部分121、122的至少一个而不是存储区210内的第一部分121包括辅助杂质400和/或辅助结构，与辅助结构以外和没有辅助杂质400的区域相比其内的平均自由程降低。根据一个实施例，边缘区290内第二部分122的至少一个，例如，距离半导体基体100边缘最近的第二部分122包含辅助杂质400或包括辅助结构。根据其他实施例，边缘区290内每个第二部分122设置有辅助结构和/或包含辅助杂质400。根据另一实施例，存储区210内第二部分122的至少一部分或全部可以包括辅助结构或包含辅助杂质400。根据其他实施例，边缘区290内第一部分121的一个、一部分或全部可以包括辅助结构或包含辅助杂质400。辅助杂质400可以设置在边缘区域290内靠近半导体基体100边缘的子区或整个边缘区域290内。
[0066]辅助杂质400降低漂移层120区域内电荷载流子的平均自由程，其中电场强度具有最大值。电荷载流子吸收较少能量，因此生成电子空穴对并触发雪崩击穿的临界电场强度得以增加。辅助杂质400增加超结二极管501边缘区290内的电压阻断能力并且至少可以使边缘区290的电压阻断能力接近存储区210的电压阻断能力。
[0067]图9指制造超结半导体器件的方法。形成第一导电型掺杂层(902)。在掺杂层上形成漂移层，其中漂移层包括存储区和环绕存储区的边缘区，并且第一导电型第一部分和与第一导电型相反的第二导电型第二部分形成于存储区和边缘区内(904)。在漂移层上方，至少一个掺杂区形成于存储区内，其中至少一个掺杂区和掺杂层之间的通态和正向电流流经存储区内的第一部分(906)。第一部分和第二部分中的至少一个而不是存储区内的第一部分设置有降低雪崩率的辅助结构或辅助杂质(908)。
[0068]根据一个实施例，漂移层通过外延生长形成。例如，漂移层可以由一个生长步骤形成。随后，可以在生长的外延层中蚀刻出沟槽并且第一和第二部分可以由侧壁掺杂向外扩散和/或蚀刻沟槽内的其他外延生长形成。
[0069]根据另一实施例，漂移层通过重复迭代(re-1terating)进行包括子层外延生长和至少一个掺杂的工艺序列形成。例如，生长的子层可能是第一导电型并且生长的子层可以使用为第一部分预留的掺杂掩膜遮蔽区(mask shielding area)在分配给第二部分的区域内反向掺杂。根据另一个实施例，本征子层得到生长，第一部分通过使用遮蔽至少第二部分的第一注入掩膜的注入形成而第二部分是通过使用遮蔽至少第一部分的第二注入掩膜的注入形成。
[0070]根据一个实施例，至少一个迭代序列包括在为辅助杂质提供的选定区内设置辅助杂质。根据一个实施例，注入工艺可以包括使用遮蔽存储区或存储区中心部位但不遮蔽边缘区的注入掩膜的掩膜辅助注入。
[0071]辅助杂质可以通过使用不同的注入能量注入不同深度。净掺杂浓度可以在子层间变化，并且对于每个子层，净掺杂浓度可能是到存储区距离的函数。
[0072]根据另一个实施例，生长子层由第一掩膜注入使用遮蔽存储阵列中分配给第二部分区域的第一注入掩膜和第二掩膜注入使用遮蔽存储阵列中分配给第一部分区域的第二注入掩膜掺杂。具有较低注入剂量的第一和第二掩膜注入的一个使用未遮蔽边缘区的掩膜，而具有较高注入剂量的第一和第二掩膜注入的一个掩膜注入使用边缘区开口大于存储区的掩膜。当使用两个常用图案掩膜注入时形成相同的净掺杂浓度但是形成较高绝对掺杂浓度，这导致了增加的散射并且降低的雪崩率。
[0073]尽管本文已经列举并说明了具体实施例，本领域普通技术人员应明白，在不脱离本发明范围的情况下多种备选和/或等效实施方案可替代所述具体实施例。例如，涉及IGFET和IGBT的实施例可以包括从第一表面形成于蚀刻入漂移层的沟槽内的栅电极结构。本申请旨在包括本文所述具体实施例的任意改装或变形。因此，本发明只由权利要求及其等同范围限定。
【权利要求】
1.一种超结半导体器件，包括: 存储区内的至少一个掺杂区； 形成于所述存储区和环绕所述存储区的边缘区内的漂移层，所述漂移层包括第一导电型的第一部分以及与所述第一导电型相反的第二导电型的第二部分，来自或流入至少一个掺杂区的通态电流或正向电流流经所述存储区的所述第一部分，以及 其中，所述第一和第二部分中的至少一个而不是所述存储区内的所述第一部分包含辅助杂质或具有辅助结构，所述辅助杂质或所述辅助结构可工作以便局部降低雪崩率。
2.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质可工作以局部降低电荷载流子的平均自由程。
3.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质可工作以局部降低电场强度。
4.根据权利要求1所述的超结半导体器件，其中，所述辅助结构可工作以局部降低电场强度。
5.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质可工作以扩大电荷载流子在所述漂移层内的散射。
6.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质在半导体材料的晶格内替换半导体材料的原子并适用于通过微扰晶格的晶势散射电荷载流子，其中所述半导体材料形成所述漂移层。
7.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质作为施主或受主有效并且通过第二导电型杂质至少部分补偿所述第二部分的掺杂。
8.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质作为施主和受主有效并且互相补偿。
9.根据权利要求1所述的超结半导体器件，其中，所述边缘区内所述第二部分中的至少一个包含辅助杂质或具有辅助结构。
10.根据权利要求1所述的超结半导体器件，其中，所述存储区和边缘区内的所有第二部分均包含辅助杂质或具有辅助结构。
11.根据权利要求1所述的超结半导体器件，其中，所述边缘区内所述第一部分中的至少一个包含辅助杂质。
12.根据权利要求1所述的超结半导体器件，其中，所述边缘区内所有第一部分和第二部分均包含辅助杂质。
13.根据权利要求1所述的超结半导体器件，其中，所述第一和第二部分为条带形并沿着垂直于通态或正向电流流动方向的方向以交替顺序布置。
14.根据权利要求1所述的超结半导体器件，其中，所述辅助结构由充电的电介质材料形成。
15.根据权利要求1所述的超结半导体器件，其中，每个辅助结构具有偏离所述漂移层的半导体材料的平均介电常数不超过20%的平均介电常数。
16.根据权利要求1所述的超结半导体器件，其中，每个辅助结构包括至少两个不同材料的子层。
17.根据权利要求1所述的超结半导体器件，其中，每个辅助结构布置在一个所述第二部分的中心部位。
18.根据权利要求1所述的超结半导体器件，其中，所述辅助杂质和所述辅助结构在所述存储区的所述第一部分内缺乏。
19.一种超结二极管，包括根据权利要求1所述的超结半导体器件，其中，所述至少一个掺杂区为第二导电型并直接邻接于所述存储区内的所述第一和第二部分。
20.一种超结绝缘栅场效应晶体管，包括根据权利要求1所述的超结半导体器件，其中，所述每个掺杂区为第一导电型并直接邻接于第二导电型的基底区，每个基底区直接邻接于至少一个所述第一部分和至一个所述第二部分。
21.一种制造超结半导体器件的方法，所述方法包括: 在存储区和环绕所述存储区的边缘区内形成漂移层，所述漂移层包括第一导电型的第一部分以及与所述第一导电型相反的第二导电型的第二部分； 在所述存储区内所述漂移层上方形成至少一个掺杂区，其中，来自或流入所述至少一个掺杂区的通态电流或正向电流流经所述存储区的第一部分；以及 在第一和第二部分中的至少一个而不是所述存储区内的所述第一部分内设置可工作以局部降低雪崩率的辅助杂质或辅助结构。
22.根据权利要求21所述的方法，其中，所述漂移层通过迭代包括通过外延生长子层和将掺杂物注入所述子层的工艺序列形成。
23.根据权利要求22所述的方法，其中，至少一个所述迭代的工艺序列包括通过辅助注入工艺提供所述辅助杂质。
24.根据权利要求2`3所述的方法，其中，所述辅助注入工艺包括使用遮蔽所述存储区但未遮蔽所述边缘区的至少一部分的注入掩膜的掩膜注入。
25.根据权利要求23所述的方法，其中，生长的子层为本征层，所述第一部分的部段通过使用遮蔽所述第二部分的第一注入掩膜进行注入，所述第二部分的部段通过使用遮蔽所述第一部分的第二注入掩膜进行注入。
26.根据权利要求25所述的方法，其中，具有较低注入剂量的所述第一掩膜注入和第二掩膜注入中的一个使用未遮蔽所述边缘区的掩膜，具有较高注入剂量的所述第一掩膜注入和第二掩膜注入中的一个使用所述边缘区内开口大于所述存储区内开口的掩膜。
【文档编号】H01L29/861GK103531611SQ201210307113
【公开日】2014年1月22日 申请日期:2012年8月24日 优先权日:2012年7月2日
【发明者】弗朗茨·赫尔莱尔, 汉斯-约阿希姆·舒尔茨, 乌韦·瓦尔, 汉斯·韦伯 申请人:英飞凌科技奥地利有限公司