用于直接接合半导体结构的改善的接合表面的利记博彩app

专利名称：用于直接接合半导体结构的改善的接合表面的利记博彩app
技术领域：
本发明涉及将半导体结构直接接合(bonding)在一起的方法,并且涉及使用这些方法形成的接合的半导体结构。
背景技术：
两个或更多个半导体结构的三维(3D)集成可对微电子应用产生许多好处。例如，微电子元件的3D集成可导致改善的电性能和功耗，同时减小器件封装(foot print)的面积。例如参见 P. Garrou 等人的 “The Handbook of3D Integration” (ffiley-VCH(2008) ) 半导体结构的3D集成可通过以下方式进行将半导体裸片(die)附连到一个或更多个另外的半导体裸片(即，裸片到裸片(D2D))，将半导体裸片附连到一个或更多个半导体晶片(即，裸片到晶片(D2W))，以及将半导体晶片附连到一个或更多个另外的半导体晶·片(即，晶片到晶片(W2W))，或其组合。将一个半导体结构接合到另一个半导体结构时所使用的接合技术可按照不同的方式分类，一种方式是在两个半导体结构之间是否提供了将它们接合在一起的中间材料层，第二种方式是接合界面是否允许电子(即，电流)通过该界面。所谓的“直接接合方法”是这样的方法，在所述方法中，在两个半导体结构之间建立直接的固相到固相化学键来将它们接合在一起，而不在两个半导体结构之间使用中间接合材料来将它们接合在一起。已经开发出直接金属对金属接合方法，以将第一半导体结构表面处的金属材料接合至第二半导体结构表面处的金属材料。直接金属对金属接合方法还可按照每种方法进行时的温度范围来分类。例如，一些直接金属对金属接合方法在相对高的温度下进行，导致在接合界面处金属材料至少部分熔融。这些直接接合工艺可能不适用于接合经处理的包括一个或更多个器件结构的半导体结构，因为相对高的温度会对早期形成的器件结构造成不利影响。“热压接合”方法是这样的直接接合方法，在所述方法中，在二百摄氏度(200° C)至约五百摄氏度(500° C)之间，并且常常在约三百摄氏度(300° C)至约四百摄氏度(400° C)之间的高温下，在接合表面之间施加压力。已开发出可在两百摄氏度(200° C)或更低的温度下进行的另外的直接接合方法。这些在两百摄氏度(200° C)或更低的温度下进行的直接接合工艺在本文中称为“超低温”直接接合方法。超低温直接接合方法可通过仔细去除表面杂质和表面化合物(例如，原生氧化物)并且按照原子级(atomic scale)增加两个表面之间亲密接触的面积来进行。两个表面之间亲密接触的面积通常通过以下方式实现对接合表面进行抛光以将表面粗糙度减小至达到接近原子级的值，在接合表面之间施加压力导致塑性变形，或对接合表面进行抛光和施加压力二者来获得这种塑性变形。尽管为了在接合界面处实现合适的接合强度，在其它超低温直接接合方法中可在接合界面处的接合表面之间施加压力，但是一些超低温直接接合方法可在没有在接合界面处的接合表面之间施加压力的情况下进行。在接合表面之间施加压力的超低温直接接合方法在本领域中常常称作“表面辅助接合”或“SAB”方法。因此，如本文中所使用的，术语“表面辅助接合”和“SAB”表示并包括通过将第一材料对接第二材料并在两百摄氏度(200° C)或更低的温度下在接合界面处的接合表面之间施加压力来将第一材料直接接合至第二材料的任何直接接合工艺。在一些情况下，即使半导体结构的导电特征之间可能初始建立了可接受的直接金属对金属接合，半导体结构中的有源导电特征之间的直接金属对金属接合在一段时间之后也会易于出现机械故障或电故障。尽管并非完全理解，据认为，这种故障可能至少部分地由三个有关机制中的一个或更多个引起。这三个有关机制是应变局部化(可能由大晶粒促成)、与变形相关联的晶粒(grain)生长、以及接合界面处的质量输送。接合界面处的这种质量输送可能至少部分地由电迁移、相偏析等引起。电迁移是导电材料中的金属原子由于电流而引起的迁移。本领域中已经讨论了用于改善互连的电迁移寿命的各种方法。例如，用于改善铜互连的电迁移寿命的方法在J. Gambino等人的“Copper Interconnect Technology for the 32 nm Node and Beyond，，(IEEE 2009 Custom Integrated Circuits Conference (CICC),第 141-148 页)中有所讨 论。图IA和图IB例示了直接接合方法中可能遇到的问题。参照图1A，例示了包括器件层12的半导体结构10，该器件层可包括多个器件结构，尽管在简图中未例示出这些结构。介电材料14布置在器件层12上方(over)，并且多个凹陷16在期望形成导电元件(诸如导电焊盘、迹线、通路(via)等)的位置处延伸到介电材料14中。因此，导电金属18(例如，铜或铜合金)沉积在介电材料14上方，使得该导电金属18填充凹陷16。常常沉积过量的导电金属18,使得导电金属层18在介电材料14的主上表面15上方延伸，如图IA所不。在沉积导电金属18以形成图IA所示的半导体结构10之后，从介电材料14的主上表面15去除过量的导电金属18,以形成如图IB所不的半导体结构20。在凹陷16中，去除过量的导电金属18限定了包括导电金属18的器件结构22。例如，可使用化学机械抛光(CMP)工艺来去除从介电材料14的主上表面15去除的过量的导电金属18并限定器件结构22。然而,用于从介电材料14的主上表面15去除过量的导电金属18的CMP工艺,可能会导致器件结构22的暴露表面23相对于周围介电材料14的主上表面15凹陷。暴露表面23可具有弓形的、凹形形状，如图IB所示。这一现象在本领域中常常称作“碟形凹陷(dishing)”。另外，用于从介电材料14的主上表面15去除过量的导电金属18的CMP工艺还可能造成在某些位置(诸如间隔近的器件结构22之间的位置26)以及介电材料14的主上表面15上的随机位置(诸如图IB所示的位置28)处过度去除介电材料14。这种介电材料14的主上表面15的基本平面(primary plane)之下的介电材料14的过度去除在本领域中常常称作“腐蚀”。这些碟形凹陷和腐蚀现象可能是由于CMP工艺的不均匀性和/或介电材料14的主上表面15上方的导电金属层18的初始厚度的不均匀性而造成的。器件结构22的暴露表面23的碟形凹陷以及介电材料14的主上表面15的局部腐蚀可能对随后在直接接合工艺中在图IB的半导体结构20与另一个半导体结构(未示出)之间建立的电连接和接合的强度造成不利影响
发明内容
提供此发明内容，从而以简化形式介绍概念选择，这些概念将在下面对本发明的一些示例性实施方式的详细描述中进行进一步描述。此发明内容并非旨在识别要求保护的主题的关键特征或基本特征，也并非旨在用于限制要求保护的主题的范围。在一些实施方式中，本发明包括将第一半导体结构直接接合到第二半导体结构的方法。可提供第一半导体结构，所述第一半导体结构包括包含导电材料(例如，金属或导电非金属材料，诸如多晶硅，其常常被称作“多晶硅”)的至少一个器件结构以及与所述至少一个器件结构相邻布置的介电材料。所述至少一个器件结构和介电材料可在第一半导体结构的接合表面处暴露。所述介电材料在所述第一半导体结构的接合表面处的暴露表面可限定所述第一半导体结构的接合平面。可使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的接合平面突出一距离，以超过相邻的介电材料。可提供第二半导体结构，所述第二半导体结构包括包含导电材料的至少一个器件结构以及与所述至少一个 器件结构相邻布置的介电材料。所述至少一个器件结构和介电材料可在第二半导体结构的接合表面处暴露。所述介电材料在所述第二半导体结构的接合表面处的暴露表面可限定所述第二半导体结构的接合平面。可在金属对金属直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。将第一半导体结构直接接合到第二半导体结构的方法的另外的实施方式包括以下步骤提供第一半导体结构，提供第二半导体结构，在导电材料对导电材料(例如，金属对金属、多晶硅对多晶硅、多晶硅对金属等)直接接合工艺中将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起。所述第一半导体结构可包括可包含导电材料的至少一个器件结构以及与所述至少一个器件结构相邻布置的介电材料。所述至少一个器件结构包括从基础结构延伸的多个整体突起。所述多个整体突起和所述介电材料在所述第一半导体结构的接合表面处暴露。所述介电材料在所述至少一个器件结构的在所述至少一个器件结构的所述整体突起之间的一部分上方延伸。所述介电材料在所述第一半导体结构的所述接合表面处的的暴露表面限定所述第一半导体结构的接合平面。所述第二半导体结构也包括可包含导电材料的至少一个器件结构以及与所述至少一个器件结构相邻布置的介电材料。所述至少一个器件结构包括从基础结构延伸的多个整体突起。所述多个整体突起和所述介电材料在所述第二半导体结构的接合表面处暴露。所述第二半导体结构的所述介电材料在所述至少一个器件结构的在所述第二半导体结构的所述至少一个器件结构的所述多个整体突起中的整体突起之间的一部分上方延伸。所述介电材料在所述第二半导体结构的所述接合表面处的的暴露表面限定所述第二半导体结构的接合平面。在另外的实施方式中，本发明包括接合的半导体结构。所述接合的半导体结构包括接合到第二半导体结构的第一半导体结构。所述第一半导体结构包括所述第一半导体结构的接合表面处的至少一个导电器件结构以及与第一半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料。所述第二半导体结构也包括所述第二半导体结构的接合表面处的至少一个导电器件结构以及与在所述第二半导体结构的接合表面处的所述至少一个导电器件结构相邻布置的介电材料。所述第二半导体结构的所述至少一个导电器件结构沿着所述第二半导体结构与所述第一半导体结构之间的接合界面直接接合到所述第一半导体结构的所述至少一个导电器件结构。所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的介电材料。所述第一半导体结构的所述至少一个导电器件结构和所述第二半导体结构的所述至少一个导电器件结构之间的所述接合界面与所述接合平面间隔开一距离。在又一个的实施方式中，本发明包括另外的接合的半导体结构，所述接合的半导体结构包括接合到第二半导体结构的第一半导体结构。所述第一半导体结构包括第一半导体结构的接合表面处的至少一个导电器件结构以及与第一半导体结构的接合表面处的所述至少一个导电器件结构相邻布置的介电材料。所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，并且所述介电材料的至少一部分布置在所述至少一个导电器件结构的所述整体突起之间。所述第二半导体结构也包括所述第二半导体结构的接合表面处的至少一个导电器件结构以及与所述第二半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料。所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，并且所述介电材料的至少一部分设置在所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间。所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的所述介电材料。所述第一半导体结构的所述至少一个导电器件结构的所述整体突起沿着所述第一半导体结构与所述第二半导体结构之间的接合界面直接接 合到第二半导体结构的所述至少一个导电器件结构的所述整体突起。


通过参照下面对本发明的示例性实施方式的详细描述，可更充分地理解本发明，本发明的示例性实施方式在附图中例示，在附图中图IA和图IB是半导体结构的简化剖视图，并且用于例示在针对用于将半导体结构直接接合在一起的直接接合工艺制备半导体结构的接合表面期间可能发生的碟形凹陷和腐蚀现象；图2A至图2K是半导体结构的简化剖视图，并且例示用于将半导体结构直接接合在一起的本发明的直接接合工艺的实施方式；图3A至图3K是半导体结构的简化剖视图，并且例示本发明的直接接合工艺的另外的实施方式；以及图4A和图4B是半导体结构的简化剖视图，并且例示本发明的直接接合工艺的又一个实施方式。
具体实施例方式本文所呈现的示意图并不表示任何特定半导体结构、器件、系统或方法的实际视图，而仅是用于描述本发明实施方式的理想化表示。本文所使用的任何标题不应被认为是限制由下面的权利要求及它们的法律等同物限定的本发明实施方式的范围。贯穿整个说明书，在任何特定标题中所描述的概念通常适用于其它部分。本文引用了许多参考文献，出于所有目的，将这些参考文献的整个公开全部以引用方式并入本文。另外，无论本文中如何描述特征，所引用的参考文献中没有一个被当作相对于本文所要求保护的主题名称的发明的现有技术。
如本文中所使用的，术语“半导体结构”表示并包括在形成半导体器件时使用的任何结构。半导体结构例如包括裸片和晶片(例如，载体基板、插入件和器件基板)，以及组件或复合结构，所述组件或复合结构包括两个或更多个裸片、晶片或其组合(已彼此三维集成)。半导体结构还包括完全制造好的半导体器件，以及在制造半导体器件期间形成的中间结构。如本文中所使用的，术语“经处理的半导体结构”表示并包括任何这样的半导体结构，所述半导体结构包括一个或更多个至少部分地形成的器件结构。经处理的半导体结构是半导体结构的子集，并且所有经处理的半导体结构都是半导体结构。
如本文中所使用的，术语“接合的半导体结构”表示并包括任何这样的结构，所述结构包括附连在一起的两个或更多个半导体结构。接合的半导体结构是半导体结构的子集，所有接合的半导体结构都是半导体结构。另外，包括一个或更多个经处理的半导体结构的接合的半导体结构也是经处理的半导体结构。如本文中所使用的，术语“器件结构”表示并包括经处理的半导体结构的任何部分，该部分包括或限定待形成在半导体结构上或半导体结构中的半导体器件的有源或无源部件的至少一部分。例如，器件结构包括集成电路的有源和无源部件，诸如晶体管、换能器(transducer)、电容器、电阻器、导线、导电通路和导电接触焊盘。如本文中所使用的，术语“穿过晶片互连”或“TWI”表示并包括延伸穿过第一半导体结构的至少一部分的任何导电通路，所述导电通路用于横跨第一半导体结构和第二半导体结构之间的界面提供第一半导体结构和第二半导体结构之间的结构和/或电互连。在本领域中，穿过晶片互连也用其它术语称呼,诸如“穿过娃通路(through silicon vias) ”、“穿过基板通路(through substrate vias) ”、“穿过晶片通路(through wafer vias) ”或这些术语的缩写，诸如“TSV”或“TWV”。TffI通常在大致垂直于半导体结构的大致平坦的主表面的方向上(即，在平行于“Z”轴的方向上)延伸穿过半导体结构。如本文中所使用的，当与经处理的半导体结构有关地使用时，术语“有源表面”表示并包括这样的经处理的半导体结构的暴露主表面，所述半导体结构已经或将要被处理，以在经处理的半导体结构的暴露主表面中和/或上形成一个或更多个器件结构。如本文中所使用的，当与经处理的半导体结构有关地使用时，术语“背表面”表示并包括这样的经处理的半导体结构的暴露主表面，其相对于半导体结构的有源表面位于经处理的半导体结构的相反侧上。在一些实施方式中，本发明包括将第一半导体结构直接接合到第二半导体结构以形成接合的半导体结构的改进的方法。具体地讲，在直接接合工艺(诸如超低温接合工艺(例如，表面辅助接合(SAB)工艺))中，本发明的实施方式可包括形成半导体结构的接合表面，以具有选定的形貌图案(topographical pattern),所述形貌图案在原子级有目的地呈现非平面，以改善半导体结构的接合表面与另一个半导体结构的接合表面之间将建立的接合，而不在半导体结构的接合表面之间使用中间粘合剂材料。下面参照图2A至图2K描述本发明的第一组示例性实施方式。具体地讲，图2A至图2D例示图2D所示第一半导体结构130的制造，图2E至图21例示图21所示第二半导体结构240的制造，图2J和图2K例示在直接接合工艺中接合在一起的第一半导体结构130和第二半导体结构240，以形成图2K所示的接合的半导体结构300。
参照图2A，示出了半导体结构100，可如本文先前参照图IA和图IB描述的那样形成所述半导体结构100。与图IA的半导体结构10类似，半导体结构100可包括器件层101，该器件层包括一个或更多个器件结构，诸如晶体管、垂直延伸的导电通路、水平延伸的导电迹线等。半导体结构100包括器件结构106，所述器件结构106由导电金属105限定并包括该导电金属105，该导电金属105布置在形成在或者设置在介电材料102中的凹陷104内。导电材料105可包括市售纯金属元素(诸如铜、铝、钨、钽、钛、铬)或非金属导电材料(诸如掺杂的多晶硅等)，或者导电材料105可包括基于一种或更多种此类金属元素的合金或混合物。另外，器件结构106可包括具有不同成分的不同区域。例如，凹陷104可用一个或更多个相对薄的金属层作衬里(lined)，以例如提供扩散阻挡层、籽晶层等，并且体导电金属(诸如，铜或铜合金)可基本上填充凹陷104的剩余大部分体积。如图2A所示，在一些实施方式中，穿过介电材料102暴露的器件结构106的表面107可具有凹形形状，所述凹形形状可能是由于碟形凹陷现象造成的，所述碟形凹陷现象已
在执行化学机械抛光(CMP)工艺以从半导体结构100去除过量的导电材料105并限定器件结构106时观察到。因此,器件结构106的表面107可相对于周围介电材料102的相邻表面103凹陷，如图2A所示。如图2A所示，介电材料102的暴露主表面103可能并非完全平坦，在其上的某些位置处可能具有坑或凹陷。例如，在表面103中在与器件结构106间隔开的位置处示出凹形凹陷108。这种凹陷108也可能是由于用于从半导体结构100去除过量导电金属105并限定器件结构106的化学机械抛光(CMP)工艺造成的，该化学机械抛光工艺包括去除不同的材料，因此，与包括仅去除单一均质材料(homogenous material)的CMP工艺(即，被抛光的整个表面具有相同成分的CMP工艺)相相比，在获得平坦表面方面可能相对不那么有效。参照图2B，半导体结构110可由图2A的半导体结构100通过在介电材料102的表面103上方提供附加介电材料112来形成。如图2B所示，可在介电材料102上方提供附加介电材料112至填充凹陷108以及由器件结构106凹形表面107限定的凹陷的平均厚度。在一些实施方式中，附加介电材料112可设置在介电材料102上，使得附加介电材料的暴露主表面114与下面的介电材料102的表面103之间的平均距离为至少约十纳米(IOOnm)、至少约五百纳米(500nm)、或者甚至至少约一千纳米(1，OOOnm)。附加介电材料例如可包括氧化物材料，诸如氧化硅、氮化硅和氮氧化硅中的一种或更多种，并可使用已知的化学汽相沉积(CVD)工艺来沉积。沉积附加介电材料的温度可被选择为不损坏先前制造的器件。如图2B所示，在一些实施方式中，可在图2A的半导体结构100上方以共形(conformal)方式沉积附加介电材料112，使得附加介电材料112的暴露主表面114也包括一个或更多个凹陷，所述凹陷位于下面的半导体结构100表面中的凹陷上方。例如，在附加介电材料112的暴露主表面114中示出有凹陷116，其位于下面的介电材料102的表面103中的凹陷108上方。尽管图2B未示出，但是可在附加介电材料112的暴露主表面114中在器件结构106的凹陷表面107上面的位置处形成附加凹陷。参照图2C，在沉积附加介电材料112之后，可使附加介电材料112的暴露主表面114平坦化，以形成另一个半导体结构120。例如，附加介电材料112的暴露主表面114可经受化学蚀刻工艺、机械抛光工艺或化学机械抛光(CMP)工艺中的一种或更多种，以使附加介电材料112的暴露主表面114平坦化。用于使暴露主表面114平坦化的工艺可包括去除附加介电材料112的一部分。因此,通过假想线(phantom line)在图2C中示出附加介电材料112的原始轮廓。在使附加介电材料112的暴露主表面114平坦化之后，暴露主表面114至少可基本上平坦(g卩，平滑)。由于用于使暴露主表面114平坦化的平坦化工艺包括对具有相同成分(即，附加介电材料112的成分)的整个表面进行平坦化，因此相对于图2A的半导体结构100的暴露主表面的平滑度，在平坦化之后，暴露主表面114可更平滑。在一些实施方式中，在平坦化工艺之后，暴露主表面114的均方根(RMS)表面粗糙度可为约二分之一纳米(O. 5nm)或更小、约十分之二纳米(O. 2nm)或更小、或者甚至约十分之一纳米(O. Inm)或更小。在使附加介电材料112的暴露主表面114平坦化之后，图2C的半导体结构120可经受蚀刻工艺以去除附加介电材料112和下面的介电材料102的一部分，以使得器件结构106从介电材料102的暴露表面103突出选定的预定距离D1，如图2D所示，并且形成先前 描述的第一半导体结构130。在一些实施方式中，距离D1可介于约二分之一纳米(O. 5nm)至约五十纳米(50nm)之间、约一纳米(Inm)至约十纳米(IOnm)之间、或者甚至约两纳米(2nm)至约七纳米(7nm)之间。器件结构106的暴露表面和周围介电材料102的暴露主表面103 —起限定第一半导体结构130的接合表面，该接合表面将对接并接合到图21所示第二半导体结构240的互补接合表面。继续参照图2D，器件结构106以及与器件结构106相邻布置的介电材料102在第一半导体结构130的接合表面处暴露。介电材料102的暴露主表面103限定第一半导体结构的接合平面132。接合平面132可包括这样的平面，在将第一半导体结构130和第二半导体结构240 (图21)接合在一起之后，第一半导体结构130和第二半导体结构240之间的接合界面的至少大部分沿着该平面延伸，如下面参照图2J和图2K更详细地讨论的。现在参照图2E至图21描述可用于形成图21的第二半导体结构240的示例性方法。参照图2E，可提供半导体结构200。半导体结构200可基本上类似于图2A的半导体结构100，并可包括器件层201，该器件层包括一个或更多个器件结构，诸如晶体管、垂直延伸的导电通路、水平延伸的导电迹线等。半导体结构200包括布置在器件层201上方的介电材料202,以及由导电金属205限定并包括该导电金属205的器件结构206,该导电金属205布置在形成在或者设置在介电材料202中的凹陷204内。导电材料205可具有如先前与图2A的导电材料105相关描述的成分。如图2E所示，在一些实施方式中，穿过介电材料202暴露的器件结构206的表面207可具有凹形形状，该凹形形状可能是由于碟形凹陷现象造成的，所述碟形凹陷现象已在执行化学机械抛光(CMP)工艺以从半导体结构200去除过量导电金属205并限定器件结构206时观察到。因此，器件结构206的表面207可相对于周围介电材料202的相邻表面203凹陷，如图2E所示。如图2E所示，介电材料202的暴露主表面203可能并非完全平坦，在其上的某些位置处可能具有坑或凹陷。例如，在表面203中在与器件结构206间隔开的位置处示出有凹形凹陷208。此类凹陷208也可能是由于用于从半导体结构200去除过量导电金属205并限定器件结构206的化学机械抛光(CMP)工艺造成的，如本文先前讨论的。参照图2F，半导体结构210可由图2E的半导体结构200通过在介电材料202的表面203上方提供附加介电材料212来形成。如图2F所示，可在介电材料202上方提供附加介电材料212至填充凹陷208以及由器件结构206的凹形表面207限定的凹陷的平均厚度。附加介电材料212可具有如先前与参照图2B的附加介电材料112相关公开的成分和构造(例如，平均厚度)。如图2F所示，在一些实施方式中，可在图2E的半导体结构200上方以共形方式沉积附加介电材料212，使得附加介电材料212的暴露主表面214也包括一个或更多个凹陷，所述凹陷位于下面的半导体结构200表面中的凹陷上方。例如，在附加介电材料212的暴露主表面214中示出有凹陷216，其位于下面的介电材料202的表面203中的凹陷208上方。尽管图2F未示出，但是可在附加介电材料212的暴露主表面214中在器件结构206的·凹陷表面207上面的位置处形成附加凹陷。参照图2G，在沉积附加介电材料212之后，可以与先前与参照图2C的附加介电材料112相关描述的类似的方式使附加介电材料212的暴露主表面214平坦化，以形成另一个半导体结构220。例如，附加介电材料212的暴露主表面214可经受化学蚀刻工艺、机械抛光工艺或化学机械抛光(CMP)工艺中的一种或更多种，以使附加介电材料212的暴露主表面214平坦化。用于使暴露主表面214平坦化的工艺可包括去除附加介电材料212的一部分。因此，通过假想线在图2G中示出附加介电材料212的原始轮廓。在使附加介电材料212的暴露主表面214平坦化之后，暴露主表面214至少可基本上平坦(即，平滑)。由于用于使暴露主表面214平坦化的平坦化工艺包括对具有相同成分(即，附加介电材料212的成分)的整个表面进行平坦化，因此相对于图2E的半导体结构200的暴露主表面的平滑度,在平坦化之后,暴露主表面214可更平滑。在一些实施方式中，在平坦化工艺之后，暴露主表面214的均方根(RMS)表面粗糙度可为约二分之一纳米(O. 5nm)或更小、约十分之二纳米(O. 2nm)或更小、或者甚至约十分之一纳米(O. Inm)或更小。参照图2H，在使附加介电材料212的暴露主表面214平坦化之后，可在平坦化的暴露主表面214上方提供掩模材料232。掩模材料232可在至少基本上整个暴露主表面214上方毡毯状沉积，并且随后被图案化以形成延伸穿过掩模材料212的孔(aperture)234(例如，小孔(hole)或其它开口)。孔234可与器件结构206对齐，如图2H所示。另外，孔234的大小和形状可对应于下面的器件结构206的大小和形状。图案化掩模材料232可用于方便地去除附加介电材料212位于器件结构206上面的区域，而不去除附加介电材料212的其它区域。掩模材料232例如可包括聚合物光致抗蚀剂材料，诸如聚(甲基丙烯酸甲酯)(PMMA)，可通过在未固化的光致抗蚀剂材料层上旋涂，并且随后通过图案化的标线(rectile)使未固化的光致抗蚀剂材料的某些选定区域经受电磁辐射以仅使未固化的光致抗蚀剂材料的选定区域固化，来沉积该聚合物光致抗蚀剂材料。然后，可去除光致抗蚀剂材料的未固化区域，以形成如图2H所示的图案化掩模材料232。在另外的实施方式中，掩模材料232可包括硬掩模材料，诸如氮化硅(Si3N4),并可使用例如化学汽相沉积(CVD)工艺来沉积。然后，可使用光刻技术来图案化沉积的硬掩模材料，以形成图案化掩模材料232，如图2H所示。各种掩模材料以及用于沉积和图案化这些掩模材料的方法是本领域已知的，并可在本发明的实施方式中采用。在附加介电材料212的平坦化的暴露主表面214上方形成图案化掩模材料232之后，器件结构206上面的通过图案化掩模材料232中的孔234暴露的附加介电材料212区域可被去除，以形成半导体结构240，如图21所示。例如，可以湿法化学蚀刻工艺或干法反应离子蚀刻(RIE)工艺将图2H的半导体结构230暴露于一种或更多种蚀刻剂。所述一种或更多种蚀刻剂可被选择为具有这样的成分所述成分将在不去除图案化掩模材料232和器件结构206的情况下蚀刻附加介电材料212，或者相对于通过所述一种或更多种蚀刻剂被蚀刻的图案化掩模材料232和器件结构206的速率，所述成分将以更高的速率蚀刻附加介电材料212，使得至少器件结构206上面的基本上所有的附加介电材料212可通过所述一种或更多种蚀刻剂被去除，而不需要完全通过图案化掩模材料232进行蚀刻。在蚀刻工艺中去除通过图案化掩模材料232中的孔234暴露的器件结构206上面 的附加介电材料212的多个区域之后，可去除图案化掩模材料232，如图21所示。在一些实施方式中，在该蚀刻工艺之后，附加介电材料212的暴露主表面214的均方根(RMS)表面粗糙度可为约十分之五纳米(O. 5nm)或更小、约十分之二纳米(O. 2nm)或更小、或者甚至约十分之一纳米(O. Inm)或更小。 另外，在一些实施方式中，用于去除通过图案化掩模材料232中的孔234暴露的器件结构206上面的附加介电材料212的多个区域的蚀刻工艺可使得器件结构206的暴露表面207从周围附加介电材料212的暴露表面214凹陷选定的预定距离D2，如图21所示。在一些实施方式中，在器件结构包括多晶硅的实施方式中，用于去除氧化物的蚀刻工艺可使得器件结构206的暴露表面207具有凹陷的形状或碟形的形状。在另外的实施方式中，由于用于从半导体结构100去除过量的导电材料105并限定器件结构106的化学机械抛光(CMP)工艺，可使得器件结构206具有凹陷的形状或碟形的形状，如先前参照图2A描述的。作为非限制性示例，距离02可介于约十分之一纳米(O. Inm)至约十纳米(IOnm)之间、约一纳米(Inm)至约十纳米(IOnm)之间、或者甚至约二纳米(2nm)至约七纳米(7nm)之间。在一些实施方式中，图21的距离D2至少可基本上等于图2D的距离Dp然而，在另外的实施方式中，图21的距离D2可小于图2D的距离Dp例如，图21的距离D2可介于图2D的距离D1的约80%至约99%之间，或者更具体地，介于图2D的距离D1的约90%至约98%之间。器件结构206的暴露表面207和周围附加介电材料212的暴露主表面214 —起限定第二半导体结构240的接合表面，该接合表面将对接并接合到图2D的第一半导体结构130的互补接合表面。继续参照图21，器件结构206以及与器件结构206相邻布置的附加介电材料212在第二半导体结构240的接合表面处暴露。附加介电材料212的暴露主表面214限定第二半导体结构240的接合平面242。接合平面242可包括这样的平面，在将第一半导体结构130(图2D)和第二半导体结构240接合在一起之后，第一半导体结构130和第二半导体结构240之间的接合界面的至少大部分沿着该平面延伸，如下面参照图2J和图2K更详细地讨论的。参照图2J，第一半导体结构130可与第二半导体结构240对齐，使得第一半导体结构130的器件结构106与第二半导体结构240的器件结构206对齐。如前所述，器件结构106的暴露表面和周围介电材料102的暴露主表面103 —起限定第一半导体结构130的接合表面，器件结构206的暴露表面和周围附加介电材料212的暴露主表面214一起限定第二半导体结构240的接合表面。经如此构造，第一半导体结构130的接合表面的形貌(topography)具有器件结构106从第一半导体结构130突出的凸构造(maleconfiguration),并且第二半导体结构240的接合表面的形貌具有器件结构206被布置在延伸到第二半导体结构240中的凹陷中的凹构造(female configuration)。参照图2K，第一半导体结构130的突出器件结构106可插入其中布置了第二半导体结构240的器件结构206的凹陷中，并且第一半导体结构130的接合表面可与第二半导 体结构240的接合表面对接(abutted against)。在此构造中，第一半导体结构130的器件结构106可直接对接第二半导体结构240的对应的各个器件结构206。在一些实施方式中，在对接的第一半导体结构130的器件结构106和第二半导体结构240的器件结构206之间可不提供中间接合材料(例如，粘合剂)。然后，第一半导体结构130的器件结构106可直接接合到第二半导体结构240的器件结构206，以形成图2K所示的接合的半导体结构300。所述接合工艺可导致这样的接合导电结构形成，该接合导电结构包括接合在一起的器件结构106和器件结构206。在约两百摄氏度(200° C)或更低的温度环境下、或者甚至约一百摄氏度(100° C)或更低的温度环境下进行的直接导电材料对导电材料的超低温直接接合工艺中，第二半导体结构240的器件结构206可直接接合到第一半导体结构130的器件结构106。在一些实施方式中，此类超低温直接接合工艺可在约室温环境下进行(即，除了周围环境所提供的热之外没有任何施加的热)。在将第一半导体结构130接合到第二半导体结构240之前，第一半导体结构130和第二半导体结构240可被处理以去除表面杂质和不期望的表面化合物。在一些实施方式中，可将第一半导体结构130直接接合到第二半导体结构240，而不在这两者之间的接合界面处在接合表面之间施加压力。在其它实施方式中，可在一些超低温直接接合方法中在接合界面处在接合表面之间施加压力，以在接合界面处实现合适的接合强度。换言之，在本发明的一些实施方式中，用于将第一半导体结构130的器件结构106接合到第二半导体结构240的器件结构206的直接接合方法可包括表面辅助接合(SAB)接合方法。继续参照图2K，在一些实施方式中，可在接合的第一半导体结构130的器件结构106和第二半导体结构240的器件结构206之间识别出接合界面302。该接合界面302可仅在放大接合的半导体结构300的制备截面时才可见。在一些情况下，在接合工艺完成之后可能无法看到接合界面302，即使借助于放大。然而，如图2K所示，在本发明的一些实施方式中，接合的第一半导体结构130的器件结构106和第二半导体结构240的器件结构206之间的接合界面302可与第一半导体结构130和第二半导体结构240之间的基本(primary)接合界面平面304间隔开。基本接合界面平面304被定义为这样的平面，第二半导体器件240的介电材料212的主表面214沿着该平面对接第一半导体器件130的介电材料102的主表面103。接合界面302可与基本接合界面平面304间隔开一距离，该距离至少基本上等于图2D的距离D1和/或图21的距离D20如前所述，在一些实施方式中，图21的距离D2可近似等于图2D的距离Dp通过使图21的距离D2近似等于图2D的距离DX，可在增强的直接接合工艺期间在第一半导体结构130的器件结构106与第二半导体结构240的器件结构206之间充分建立直接物理接触，而在随后的退火或其它热处理工艺期间不会有可能由于材料的任何膨胀而引起的任何问题，这样可改善在第一半导体结构130的器件结构106与第二半导体结构240的器件结构206之间建立的接合。下面参照图3A至图3K描述本发明的另外的实施方式。具体地讲，图3A至图3E例示图3E所示第一半导体结构450的制造，图3F至图31例示图31所示第二半导体结构570的制造，图3J和图3K例示在直接接合工艺中接合在一起的第一半导体结构450和第二 半导体结构570，以形成图3K所示的接合的半导体结构600。参照图3A，与图2C所示的半导体结构120类似，可通过在半导体结构上方提供图案化掩模材料418来形成半导体结构400。因此，除了存在图案化掩模材料418之外，半导体结构400至少基本上类似于半导体结构120 (图2C)，并包括器件层401 (包括一个或更多个器件结构，诸如晶体管、垂直延伸的导电通路、水平延伸的导电迹线等)、器件层401上方的介电材料402、以及由导电材料405限定并包括该导电材料405的器件结构406，该导电材料405布置在形成在或者设置在介电材料402中的凹陷404内。可在介电材料402上方设置具有平坦化表面414的附加介电材料412，使得该附加介电材料412填充介电材料402的主表面403中的任何凹陷408以及由器件结构406的凹形表面407限定的任何凹陷。图案化掩模材料418可设置在附加介电材料412的主表面414上方。掩模材料418可在附加介电材料412的至少基本上整个主表面414上毡毯状沉积，并且随后被图案化以形成延伸穿过掩模材料418的孔419 (例如，小孔或其它开口)。孔419可与器件结构406对齐，如3A所示。在一些实施方式中，孔419的截面尺寸可足够小，以允许两个或更多个孔419被布置在下面的单个器件特征206上方并与其对齐，如图3A所不。图案化掩模材料418可用于方便地去除附加介电材料412位于器件结构206上面的一些区域，而不去除附加介电材料412的其它区域。掩模材料418例如可包括聚合物光致抗蚀剂材料，诸如聚(甲基丙烯酸甲酯)(PMMA)，可通过在未固化的光致抗蚀剂材料层上旋涂，并且随后通过图案化的标线使未固化的光致抗蚀剂材料的某些选定区域经受电磁辐射以使未固化的光致抗蚀剂材料的仅选定区域固化，来沉积该聚合物光致抗蚀剂材料。然后，可去除光致抗蚀剂材料的未固化区域，以形成如图3A所示的图案化掩模材料418。在另外的实施方式中，掩模材料418可包括硬掩模材料，例如氮化硅(Si3N4),并可使用例如化学汽相沉积(CVD)工艺来沉积。然后，可使用光刻技术来图案化沉积的硬掩模材料，以形成图案化掩模材料418，如图3A所示。各种掩模材料以及用于沉积和图案化此类掩模材料的方法是本领域已知的，并可在本发明的实施方式中采用。在附加介电材料412的平坦化的主表面414上方形成图案化掩模材料418之后，器件结构206上面通过图案化掩模材料418中的孔419暴露的附加介电材料412区域可被去除，以形成半导体结构420，如图3B所示。例如，可以湿法化学蚀刻工艺或干法反应离子蚀刻(RIE)工艺将图3A的半导体结构400暴露于一种或更多种蚀刻剂。所述一种或更多种蚀刻剂可被选择为具有这样的成分所述成分将在不去除图案化掩模材料418和导电材料405的情况下蚀刻附加介电材料412，或者相对于通过所述一种或更多种蚀刻剂蚀刻图案化掩模材料418和导电材料405的速率，所述成分将以更高的速率蚀刻附加介电材料412，使得通过孔419暴露的器件结构206上面的附加介电材料412的区域可通过所述一种或更多种蚀刻剂被去除，而不需要完全通过图案化掩模材料418进行蚀刻。继续参照图3B，在上面参照图3A描述的蚀刻工艺之后，可从半导体结构中去除图案化掩模材料418，以形成图3B的半导体结构420。如这里所示，使用蚀刻工艺来形成多个孔422，这些孔中的每一个从附加介电材料412的暴露主表面414穿过附加介电材料412延伸到器件结构406的表面407。在形成凹陷422之后，可在凹陷422内提供导电材料。参照图3C，导电材料432可沉积在凹陷422内，以形成这里所示的半导体结构430。在一些实施方式中，可能沉积过量的导电材料432，使得导电材料层432覆盖附加介电材料412的主表面414，如图3C所示。在一些实施方式中，导电材料432的成分至少可基本上与器件结构406的导电金属405的成分相同。通过示例而非限制的方式，导电材料432可包括市售纯金属元素(诸如铜、铝、钨、钽、钛、铬等)，或者导电材料432可包括基于一种或更多种此类金属元素的合金或混合物，或者导电材料432可包括导电半导体材料(例如，多晶硅)。另外，导电材料432可包括具有不同成分的不同区域。例如，孔422可用一个或更多个相对薄的金属层作衬里，以例如提供扩散阻挡层、籽晶层等，并且体导电金属(例如，铜或铜合金)可沉积在所述一个或更多个相对薄层上方。可使用无电镀工艺、电解镀工艺、物理沉积工艺(PVD)和化学汽相沉积(CVD)工艺(包括低压CVD或“LPCVD”工艺)中的一种或更多种来沉积导电材料432。参照图3D，在沉积附加导电材料432之后，可使用例如化学蚀刻工艺、机械抛光工艺或化学机械抛光(CMP)工艺中的一种或更多种去除设置在附加介电材料412的主表面414上方的过量的导电材料432，以形成图3D所示的半导体结构440。例如，可通过对过量的导电材料进行化学机械抛光(CMP)工艺来去除过量的导电材料432，这至少可进行到直到暴露出附加介电材料412的主表面414通过导电材料432为止，如图3D所示。在去除了过量的导电材料432时，部分导电材料432残留在先前穿过附加介电材料412形成的孔422内。导电材料432的这些残留部分形成器件结构406的整体突起442。换言之，在去除了过量的导电材料432时，器件结构406中的每一个包括由孔422中的导电材料432限定的多个整体突起442，所述整体突起442从凹陷404中的导电材料405所限定的基础结构延伸。用于去除过量的导电材料432的化学机械抛光(CMP)工艺也可使附加介电材料412的暴露主表面414平坦化。参照图3E，在去除过量的导电金属432之后，横向围绕整体突起442的附加介电材料412的至少一部分可被去除，以使得整体突起442从介电材料402的暴露表面403和/或从附加介电材料412的暴露表面414突出选定的预定距离D3 (如图3E所示)，并形成前述第一半导体结构450。
在一些实施方式中，距离D3可介于约二分之一纳米(O. 5nm)至约五十纳米(50nm)之间、约一纳米(Inm)至约十纳米(IOnm)之间、或者甚至约两纳米(2nm)至约七纳米(7nm)之间。器件结构406的整体突起442的暴露表面、周围介电材料402的暴露主表面403和/或附加介电材料412的暴露表面414 一起限定第一半导体结构450的接合表面，该第一半导体结构450的接合表面将对接并接合到图31所示的第二半导体结构570的互补接合表面。继续参照图3E，器件结构406的整体突起442、与整体突起442相邻布置的介电材料402以及与整体突起442相邻布置的附加介电材料412在第一半导体结构450的接合表面处暴露。另外，部分附加介电材料412与器件结构406相邻布置，并在器件结构406的在整体突起442之间的部分上方延伸，如图3E所示。介电材料402的暴露主表面403和附加介电材料412的暴露主表面414限定第一半导体结构450的接合平面452。接合平面452可包括这样的平面，在将第一半导体结构450和第二半导体结构570 (图31)接合在一起之·后，第一半导体结构450和第二半导体结构570之间的至少大部分接合界面沿着该平面延伸，如下面参照图3J和图3K更详细地讨论的。现在参照图3F至图31描述可用于形成图31的第二半导体结构570的示例性方法。参照图3F，可提供半导体结构500，该半导体结构500至少基本上类似于图3D的半导体结构440。因此，半导体结构500可包括器件层501，该器件层包括一个或更多个器件结构，诸如晶体管、垂直延伸的导电通路、水平延伸的导电迹线等。半导体结构500包括布置在器件层501上方的介电材料502、以及至少部分地由介电材料502围绕的器件结构506。导电材料505可具有如先前与图2A的导电材料105相关描述的成分。半导体结构500还包括布置在介电材料502的表面503上方的附加介电材料512。器件结构506中的每一个包括从基础结构延伸的多个整体突起542，所述基础结构由延伸到介电材料502中的凹陷504中的导电金属505限定。整体突起542由布置在延伸穿过附加介电材料512的孔522中的导电材料532限定。导电材料532的成分可与导电材料505的成分相同或不同。如图3F所示，附加介电材料512的主表面514和器件结构506的整体突起542在半导体结构500上暴露。参照图3G，半导体结构550可由图3F的半导体结构500通过在附加介电材料512的表面514上方提供附加介电材料552来形成。如图3G所示，可在附加介电材料512上提供附加介电材料层552至期望的平均厚度。附加介电材料552可具有如先前与参照图2B的附加介电材料112相关公开的成分和构造(例如，平均厚度)。在沉积附加介电材料552之后,可选地,可将附加介电材料552的暴露主表面554平坦化。例如，附加介电材料552的暴露主表面554可经受化学蚀刻工艺、机械抛光工艺或化学机械抛光(CMP)工艺中的一种或更多种，以使附加介电材料552的暴露主表面554平坦化。在一些实施方式中，在平坦化工艺之后，暴露主表面554的均方根(RMS)表面粗糙度可为约二分之一纳米(O. 5nm)或更小、约十分之二纳米(O. 2nm)或更小、或者甚至约十分之一纳米(O. Inm)或更小。参照图3H，在将附加介电材料552的暴露主表面554平坦化之后，可在平坦化的暴露主表面554上方提供图案化掩模材料562,以形成图3H所不的半导体结构560。掩模材料562可在至少基本上整个暴露主表面554上方毡毯状沉积，并且随后被图案化以形成延伸穿过掩模材料562的孔564 (例如，小孔或其它开口 )。孔564可与器件结构506的整体突起542对齐，如图3H所示。另外，孔564的大小和形状可对应于下面的器件结构506的整体突起542大小和形状。图案化掩模材料562可用于方便地去除附加介电材料562的位于器件结构506的整体突起542上面的区域，而不去除附加介电材料552的其它区域和器件结构506。掩模材料562例如可包括聚合物光致抗蚀剂材料，诸如聚(甲基丙烯酸甲酯)(PMMA)，可通过在未固化的光致抗蚀剂材料层上旋涂，并且随后通过图案化的标线使未固化的光致抗蚀剂材料的某些选定区域经受电磁辐射以使未固化的光致抗蚀剂材料的仅选定区域固化，来沉积该聚合物光致抗蚀剂材料。然后，可去除光致抗蚀剂材料的未固化区域，以形成如图3H所示的图案化掩模材料562。在另外的实施方式中，掩模材料562可包括硬掩模材料，例如氮化硅(Si3N4),并可使用例如化学汽相沉积(CVD)工艺来沉积。然后，可 使用光刻技术来图案化沉积的硬掩模材料，以形成图案化掩模材料562，如图3H所示。各种掩模材料以及用于沉积和图案化这些掩模材料的方法是本领域已知的，并可在本发明的实施方式中采用。在附加介电材料552的暴露主表面554上方形成图案化掩模材料562之后,器件结构506的整体突起542上面通过图案化掩模材料562中的孔564暴露的附加介电材料552的多个区域可被去除，如图31的半导体结构570所示。例如，可以湿法化学蚀刻工艺或干法反应离子蚀刻(RIE)工艺将图3H的半导体结构560暴露于一种或更多种蚀刻剂。所述一种或更多种蚀刻剂可被选择为具有这样的成分所述成分将在不去除图案化掩模材料562和器件结构506的情况下蚀刻附加介电材料552,或者相对于通过所述一种或更多种蚀刻剂被蚀刻的图案化掩模材料562和器件结构506的速率，所述成分将以更高的速率蚀刻附加介电材料552，使得器件结构506的整体突起542上面的至少基本上所有的附加介电材料552可通过所述一种或更多种蚀刻剂被去除，而不需要完全通过图案化掩模材料562进行蚀刻。在蚀刻工艺中去除通过图案化掩模材料562中的孔564暴露的器件结构506的整体突起542上面的附加介电材料552的多个区域之后，可去除图案化掩模材料562，如图31所不。在一些实施方式中，在该蚀刻工艺之后，附加介电材料552的暴露主表面554的均方根(RMS)表面粗糙度可为约二分之一纳米(O. 5nm)或更小、约十分之二纳米(O. 2nm)或更小、或者甚至约十分之一纳米(O. Inm)或更小。另外，用于去除通过图案化掩模材料562中的孔564暴露的器件结构506的整体突起542上面的附加介电材料552的多个区域的蚀刻工艺可使得器件结构506的整体突起542的暴露表面从周围附加介电材料552的暴露表面554凹陷选定的预定距离D4，如图31所示。作为非限制性示例，距离D4可介于约二分之一纳米(O. 5nm)至约五十纳米(50nm)之间、约一纳米(Inm)至约十纳米(IOnm)之间、或者甚至约二纳米(2nm)至约七纳米(7nm)之间。在一些实施方式中，图31的距离D4至少可基本上等于图3E的距离D3。然而，在另外的实施方式中，图31的距离D4可大于图3E的距离D3。例如，图3E的距离D3可介于图31的距离D4的约80%至约99%之间，或者更具体地，介于图31的距离D4的约90%至约98%之间。附加介电材料552的暴露主表面554和器件结构506的整体突起542的暴露表面一起限定第二半导体结构570的接合表面，该第二半导体结构570的接合表面将对接并接合到图3E的第一半导体结构450的互补接合表面。继续参照图31，器件结构506的整体突起542和附加介电材料552在第二半导体结构570的接合表面处暴露。附加介电材料552的暴露主表面554限定第二半导体结构570的接合平面572。接合平面572可包括这样的平面，在将第一半导体结构450 (图3E)和第二半导体结构570接合在一起之后，第一半导体结构450和第二半导体结构570之间的至少大部分接合界面沿着该平面延伸，如下面参照图3J和图3K更详细地讨论的。参照图3J，第一半导体结构450可与第二半导体结构570对齐，使得第一半导体结构450的器件结构406的整体突起442与第二半导体结构570的器件结构506的整体突起 542对齐。如前所述，器件结构406的整体突起442的暴露表面和周围介电材料402的暴露主表面403 —起限定第一半导体结构450的接合表面，器件结构506的整体突起542的暴露表面和周围附加介电材料552的暴露主表面554 —起限定第二半导体结构570的接合表面。经如此构造，第一半导体结构450的接合表面的形貌具有器件结构406的整体突起442从第一半导体结构450突出的凸构造，并且第二半导体结构570的接合表面的形貌具有器件结构506的整体突起542被布置在延伸到第二半导体结构570中的凹陷中的凹构造。参照图3K，第一半导体结构450的器件结构406的突出整体突起442可插入设置了第二半导体结构570的器件结构506的整体突起542的凹陷中，第一半导体结构450的接合表面可与第二半导体结构570的接合表面对接。在此构造中，第一半导体结构450的器件结构406的整体突起442可直接对接第二半导体结构570的器件结构506的对应的各个整体突起542。在一些实施方式中，在对接的第一半导体结构450的器件结构406的整体突起442和第二半导体结构570的器件结构506的整体突起542之间可不提供中间接合材料(例如，粘合剂)。然后，第一半导体结构450的器件结构406的整体突起442可直接接合到第二半导体结构570的器件结构506的整体突起542，以形成图3K所示的接合的半导体结构600。所述接合工艺可导致这样的接合导电结构形成，该接合导电结构包括接合在一起的器件结构406和器件结构506。在约两百摄氏度(200° C)或更低的温度环境下、或者甚至约一百摄氏度(100° C)或更低的温度环境下进行的直接导电材料对导电材料的超低温直接接合工艺中，第二半导体结构570的器件结构506的整体突起542可直接接合到第一半导体结构450的器件结构406的整体突起442。在一些实施方式中，此类超低温直接接合工艺可在约室温环境下进行(即，除了周围环境所提供的热之外没有任何施加的热)。在将第一半导体结构450接合到第二半导体结构570之前，第一半导体结构450和第二半导体结构570可被处理以去除表面杂质和不期望的表面化合物。在一些实施方式中，可将第一半导体结构450直接接合到第二半导体结构570，而不在这两者之间的接合界面处在接合表面之间施加压力。在其它实施方式中，可在一些超低温直接接合方法中在接合界面处在接合表面之间施加压力，以在接合界面处实现合适的接合强度。换言之，在本发明的一些实施方式中，用于将第一半导体结构450的器件结构406的整体突起442接合到第二半导体结构570的器件结构506的整体突起542的直接接合方法可包括表面辅助接合(SAB)接合方法。继续参照图3K，在一些实施方式中，可在接合的第一半导体结构450的器件结构406的整体突起442和第二半导体结构570的器件结构506的整体突起542之间识别出接合界面602。该接合界面602可仅在放大接合的半导体结构600的制备截面时才可见。在一些情况下，在接合工艺完成之后可能无法看到接合界面602，即使放大亦是如此。然而，如图3K所示，在本发明的一些实施方式中，接合的第一半导体结构450的器件结构406的整体突起442和第二半导体结构570的器件结构506的整体突起542之间的接合界面602可与第一半导体结构450和第二半导体结构570之间的基本接合界面平面604间隔开。基本接合界面平面604被定义为这样的平面，第二半导体器件570的介电材料552的主表面554沿着该平面对接第一半导体器件450的介电材料402的主表面403。接合界面602可与基本接合界面平面604间隔开一距离，该距离至少基本上等于图3E的距离D3和/或图31的距离D4。 在本发明的另外的实施方式中，第一半导体结构和第二半导体结构的直接接合的导电器件结构之间的接合界面至少可基本上与第一半导体结构和第二半导体结构之间的基本接合界面共面。下面参照图4A和图4B描述此类实施方式的非限制性示例。具体地讲，图4A和图4B例示如先前与图3D相关描述的第一半导体结构440和如先前与图3F相关描述的第二半导体结构500(在一些实施方式中，其至少可基本上类似于第一半导体结构440)的直接接合，以形成图4B所示的接合的半导体结构700。参照图4A，第一半导体结构440可与第二半导体结构500对齐，使得第一半导体结构440的器件结构406的整体突起442与第二半导体结构500的器件结构506的整体突起542对齐。器件结构406的整体突起442的暴露表面和周围附加介电材料412的暴露主表面413 —起限定第一半导体结构440的至少基本上平坦的接合表面，器件结构506的整体突起542的暴露表面和周围附加介电材料512的暴露主表面514—起限定第二半导体结构500的至少基本上平坦的接合表面。参照图4B，第一半导体结构440的接合表面可对接第二半导体结构500的接合表面，使得第一半导体结构440的器件结构406的整体突起442直接对接第二半导体结构500的器件结构506的整体突起542并与第二半导体结构500的器件结构506的整体突起542直接物理接触，两者间不存在任何中间接合材料(例如，粘合剂)。然后，第一半导体结构440的器件结构406的整体突起442可直接接合到第二半导体结构500的器件结构506的整体突起542，以形成图4B所示的接合的半导体结构700。所述接合工艺可如先前参照图2K和图3K描述地进行。在图4A和图4B的实施方式中，接合的第一半导体结构440的器件结构406的整体突起442与第二半导体结构500的器件结构506的整体突起542之间的接合界面702至少可基本上与第一半导体结构440和第二半导体结构500之间的基本接合界面平面704共面，如图4B所示。基本接合界面平面704被限定为这样的平面，第二半导体器件500的介电材料512的主表面514沿着该平面对接第一半导体器件440的介电材料412的主表面414。本发明另外的非限制性示例性实施方式描述如下
实施方式I :一种将第一半导体结构直接接合到第二半导体结构的方法，所述方法包括以下步骤提供第一半导体结构，所述第一半导体结构包括包含导电材料的至少一个器件结构，所述至少一个器件结构在所述第一半导体结构的接合表面处暴露；以及在所述第一半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第一半导体结构的所述至少一个器件结构相邻布置，所述介电材料在所述第一半导体结构的所述接合表面处的暴露表面限定所述第一半导体结构的接合平面；使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出一距离，以超过相邻的介电材料；提供第二半导体结构，所述第二半导体结构包括包含导电材料的至少一个器件结构，所述至少一个器件结构在所述第二半导体结构的接合表面处暴露；以及在所述第二半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第二半导体结构的所述至少一个器件结构相邻布置，所述介电材料在所述第二半导体结构的所述接合表面处的暴露表面限定所述第二半导体结构的接合平面；以及在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。
·
实施方式2 :根据实施方式I所述的方法，其中使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出所述距离，以超过相邻的介电材料的步骤包括从所述第一半导体结构去除所述介电材料的一部分。实施方式3 :根据实施方式2所述的方法，其中从所述第一半导体结构去除所述介电材料的一部分的步骤包括蚀刻所述介电材料。实施方式4 :根据实施方式I至3中任一实施方式所述的方法，其中使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出一距离的步骤包括使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出选定的预定距离。实施方式5 :根据实施方式I至4中任一实施方式所述的方法，所述方法还包括以下步骤使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷一距离，成为延伸到相邻的介电材料中的凹陷。实施方式6 :根据实施方式5所述的方法，其中使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷所述距离，成为延伸到相邻的介电材料中的凹陷的步骤包括在所述第二半导体结构的所述至少一个器件结构上方沉积介电材料；以及蚀刻穿过所述介电材料到所述至少一个器件结构。实施方式7 :根据实施方式5或实施方式6所述的方法，其中使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷所述距离，成为延伸到相邻的介电材料中的凹陷的步骤包括使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷选定的预定距离。实施方式8 :根据实施方式5至7中任一实施方式所述的方法，其中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括将所述第一半导体结构的所述至少一个器件结构插入所述第二半导体结构的所述介电材料中的所述凹陷中。实施方式9 :根据实施方式I至8中任一实施方式所述的方法，所述方法还包括以下步骤将所述第一半导体结构的所述至少一个器件结构形成为包括多个整体突起，所述多个整体突起中的每一个整体突起从所述第一半导体结构的所述接合平面突出所述距离，以超过相邻的介电材料。实施方式10 :根据实施方式9所述的方法，所述方法还包括以下步骤在所述第二半导体结构的所述至少一个器件结构上方提供介电材料；以及蚀刻穿过所述介电材料以形成多个凹陷，所述凹陷穿过所述介电材料延伸到所述第二半导体结构的所述至少一个器件结构。实施方式11 :根据实施方式10所述的方法，其中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起中的每一个整体突起 插入所述多个凹陷的对应的互补凹陷中，所述凹陷穿过所述介电材料延伸到所述第二半导体结构的所述至少一个器件结构。实施方式12 :根据实施方式I至11中任一实施方式所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在非热压缩直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。实施方式13 :根据实施方式I至12中任一实施方式所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在超低温直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。实施方式14 :根据实施方式I至13中任一实施方式所述的方法,其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在表面辅助直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。实施方式15 :—种将第一半导体结构直接接合到第二半导体结构的方法，所述方法包括以下步骤提供第一半导体结构，所述第一半导体结构包括包含导电材料的至少一个器件结构，所述至少一个器件结构包括从基础结构延伸的多个整体突起，所述多个整体突起在所述第一半导体结构的接合表面处暴露；以及在所述第一半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第一半导体结构的所述至少一个器件结构相邻布置，并在所述至少一个器件结构的在所述第一半导体结构的所述至少一个器件结构的所述多个整体突起中的整体突起之间的一部分上方延伸，所述介电材料在所述第一半导体结构的所述接合表面处的暴露表面限定所述第一半导体结构的接合平面；提供第二半导体结构，所述第二半导体结构包括包含导电材料的至少一个器件结构，所述至少一个器件结构包括从基础结构延伸的多个整体突起，所述多个整体突起在所述第二半导体结构的接合表面处暴露；以及在所述第二半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第二半导体结构的所述至少一个器件结构相邻布置，并在所述至少一个器件结构的在所述第二半导体结构的所述至少一个器件结构的所述多个整体突起中的整体突起之间的一部分上方延伸，所述介电材料在所述第二半导体结构的所述接合表面处的暴露表面限定所述第二半导体结构的接合平面；以及在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起。实施方式16 :根据实施方式15所述的方法，其中提供所述第一半导体结构的步骤包括形成从所述第一半导体结构的所述至少一个器件结构的所述基础结构延伸的所述多个整体突起，形成所述多个整体突起的步骤包括在所述第一半导体结构的所述至少一个器件结构的所述基础结构上方提供所述介电材料；蚀刻穿过所述介电材料以形成多个凹陷，所述凹陷穿过所述介电材料延伸到所述第一半导体结构的所述至少一个器件结构的所述基础结构；以及在所述多个凹陷中提供所述导电材料，以形成从所述第一半导体结构的所述至少一个器件结构的所述基础结构延伸的所述多个整体突起。实施方式17 :根据实施方式15或实施方式16所述的方法,其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起的步·骤包括在超低温直接接合工艺和表面辅助直接接合工艺中的至少一个中，将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起。实施方式18 :—种接合的半导体结构，所述接合的半导体结构包括第一半导体结构，所述第一半导体结构包括所述第一半导体结构的接合表面处的至少一个导电器件结构；以及与所述第一半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料；第二半导体结构，所述第二半导体结构包括所述第二半导体结构的接合表面处的至少一个导电器件结构，所述第二半导体结构的所述至少一个导电器件结构沿着所述第二半导体结构与所述第一半导体结构之间的接合界面直接接合到所述第一半导体结构的所述至少一个导电器件结构；以及与所述第二半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的所述介电材料，其中所述第一半导体结构的所述至少一个导电器件结构和所述第二半导体结构的所述至少一个导电器件结构之间的所述接合界面与所述接合平面间隔开一距离。实施方式19 :根据实施方式18所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构和所述第二半导体结构的所述至少一个导电器件结构中的每一个至少基本上由铜或铜合金构成。实施方式20 :根据实施方式18或实施方式19所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构包括从基础结构延伸的多个整体突起。实施方式21 :根据实施方式20所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述多个整体突起延伸穿过所述第二半导体结构的所述介电材料中的多个凹陷。实施方式22 :根据实施方式21所述的接合的半导体结构，其中所述第二半导体结构的所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，所述第二半导体结构的所述至少一个导电器件结构的所述多个整体突起直接接合到所述第一半导体结构的所述至少一个导电器件结构的所述整体突起。实施方式23 :—种接合的半导体结构，所述接合的半导体结构包括第一半导体结构，所述第一半导体结构包括所述第一半导体结构的接合表面处的至少一个导电器件结构，所述至少一个导电器件结构包括从基础结构延伸的多个整体突起；以及与所述第一半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述介电材料的至少一部分布置在所述第一半导体结构的所述至少一个导电器件结构的所述整体突起之间；第二半导体结构，所述第二半导体结构包括所述第二半导体结构的接合表面处的至少一个导电器件结构，所述至少一个导电器件结构包括从基础结构延伸的多个整体突起；以及与所述第二半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述介电材料的至少一部分布置在所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间，所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的所述介电材料；其中所述第一半导体结构的所述至少一个导电器件结构的所述整体突起沿着所述第一半导体结构与所述第二半导体结构之间的接合界面直接接合到所述第二半导体结构的所述至少一个导电器件结构的所述整体突起。 实施方式24 :根据实施方式23所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述整体突起和所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间的接合界面与所述接合平面间隔开。实施方式25 :根据实施方式23所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述整体突起和所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间的接合界面至少基本上与所述接合平面共面。本发明的上述示例性实施方式并不限制本发明的范围，因为这些实施方式仅是本发明实施方式的示例，本发明的范围由所附权利要求及其法律等同物的范围限定。任何等同实施方式旨在落入本发明的范围内。实际上，除了本文示出且描述的那些实施方式之外，根据说明书，本发明的各种修改(例如，所述元件的替代有用组合)对本领域技术人员而言将变得明显。换言之，本文描述的一个不例性实施方式的一个或更多个特征可与本文描述的另一个示例性实施方式的一个或更多个特征组合，以提供本发明的另外的实施方式。这些修改和实施方式也旨在落入所附权利要求书的范围内。
权利要求
1.一种将第一半导体结构直接接合到第二半导体结构的方法，所述方法包括以下步骤 提供第一半导体结构，所述第一半导体结构包括 包含导电材料的至少一个器件结构，所述至少一个器件结构在所述第一半导体结构的接合表面处暴露，以及 在所述第一半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第一半导体结构的所述至少一个器件结构相邻布置，所述介电材料在所述第一半导体结构的所述接合表面处的暴露表面限定所述第一半导体结构的接合平面； 使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出一距离，以超过相邻的介电材料； 提供第二半导体结构，所述第二半导体结构包括 包含导电材料的至少一个器件结构，所述至少一个器件结构在所述第二半导体结构的接合表面处暴露，以及 在所述第二半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第二半导体结构的所述至少一个器件结构相邻布置，所述介电材料在所述第二半导体结构的所述接合表面处的暴露表面限定所述第二半导体结构的接合平面；以及 在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。
2.根据权利要求I所述的方法，其中使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出所述距离，以超过相邻的介电材料的步骤包括从所述第一半导体结构去除所述介电材料的一部分。
3.根据权利要求2所述的方法，其中从所述第一半导体结构去除所述介电材料的一部分的步骤包括蚀刻所述介电材料。
4.根据权利要求I所述的方法，其中使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出一距离的步骤包括使所述第一半导体结构的所述至少一个器件结构从所述第一半导体结构的所述接合平面突出选定的预定距离。
5.根据权利要求I所述的方法，所述方法还包括以下步骤使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷一距离，成为延伸到相邻的介电材料中的凹陷。
6.根据权利要求5所述的方法，其中使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷所述距离，成为延伸到相邻的介电材料中的凹陷的步骤包括 在所述第二半导体结构的所述至少一个器件结构上方沉积介电材料；以及 蚀刻穿过所述介电材料到所述至少一个器件结构。
7.根据权利要求5所述的方法，其中使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷所述距离，成为延伸到相邻的介电材料中的凹陷的步骤包括使所述第二半导体结构的所述至少一个器件结构从所述第二半导体结构的所述接合平面凹陷选定的预定距离。
8.根据权利要求5所述的方法，其中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括将所述第一半导体结构的所述至少一个器件结构插入所述第二半导体结构的所述介电材料中的所述凹陷中。
9.根据权利要求I所述的方法，所述方法还包括以下步骤将所述第一半导体结构的所述至少一个器件结构形成为包括多个整体突起，所述多个整体突起中的每一个整体突起从所述第一半导体结构的所述接合平面突出所述距离，以超过相邻的介电材料。
10.根据权利要求9所述的方法，所述方法还包括以下步骤 在所述第二半导体结构的所述至少一个器件结构上方提供介电材料；以及 蚀刻穿过所述介电材料以形成多个凹陷，该多个凹陷穿过所述介电材料延伸到所述第二半导体结构的所述至少一个器件结构。
11.根据权利要求10所述的方法，其中将所述第一半导体结构的所述至少一个器件结·构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起中的每一个整体突起插入所述多个·凹陷中的对应的互补凹陷中，所述多个凹陷穿过所述介电材料延伸到所述第二半导体结构的所述至少一个器件结构。
12.根据权利要求I所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在非热压缩直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。
13.根据权利要求I所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在超低温直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。
14.根据权利要求I所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构的步骤包括在表面辅助直接接合工艺中将所述第一半导体结构的所述至少一个器件结构直接接合到所述第二半导体结构的所述至少一个器件结构。
15.一种将第一半导体结构直接接合到第二半导体结构的方法，所述方法包括以下步骤 提供第一半导体结构，所述第一半导体结构包括 包含导电材料的至少一个器件结构，所述至少一个器件结构包括从基础结构延伸的多个整体突起，所述多个整体突起在所述第一半导体结构的接合表面处暴露，以及 在所述第一半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第一半导体结构的所述至少一个器件结构相邻布置，并在所述至少一个器件结构的在所述第一半导体结构的所述至少一个器件结构的所述多个整体突起中的整体突起之间的一部分上方延伸，所述介电材料在所述第一半导体结构的所述接合表面处的暴露表面限定所述第一半导体结构的接合平面； 提供第二半导体结构，所述第二半导体结构包括 包含导电材料的至少一个器件结构，所述至少一个器件结构包括从基础结构延伸的多个整体突起，所述多个整体突起在所述第二半导体结构的接合表面处暴露，以及在所述第二半导体结构的所述接合表面处暴露的介电材料，所述介电材料与所述第二半导体结构的所述至少一个器件结构相邻布置，并在所述至少一个器件结构的在所述第二半导体结构的所述至少一个器件结构的所述多个整体突起中的整体突起之间的一部分上方延伸，所述介电材料在所述第二半导体结构的所述接合表面处的暴露表面限定所述第二半导体结构的接合平面；以及 在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起。
16.根据权利要求15所述的方法，其中提供所述第一半导体结构的步骤包括形成从所述第一半导体结构的所述至少一个器件结构的所述基础结构延伸的所述多个整体突起，形成所述多个整体突起的步骤包括 在所述第一半导体结构的所述至少一个器件结构的所述基础结构上方提供所述介电材料； 蚀刻穿过所述介电材料以形成多个凹陷，该多个凹陷穿过所述介电材料延伸到所述第一半导体结构的所述至少一个器件结构的所述基础结构；以及 在所述多个凹陷中提供所述导电材料，以形成从所述第一半导体结构的所述至少一个器件结构的所述基础结构延伸的所述多个整体突起。
17.根据权利要求15所述的方法，其中在导电材料对导电材料直接接合工艺中将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起的步骤包括在超低温直接接合工艺和表面辅助直接接合工艺中的至少一个中，将所述第一半导体结构的所述至少一个器件结构的所述多个整体突起直接接合到所述第二半导体结构的所述至少一个器件结构的所述多个整体突起。
18.一种接合的半导体结构，所述接合的半导体结构包括 第一半导体结构，所述第一半导体结构包括 所述第一半导体结构的接合表面处的至少一个导电器件结构，以及 与所述第一半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料； 第二半导体结构，所述第二半导体结构包括 所述第二半导体结构的接合表面处的至少一个导电器件结构，所述第二半导体结构的所述至少一个导电器件结构沿着所述第二半导体结构与所述第一半导体结构之间的接合界面直接接合到所述第一半导体结构的所述至少一个导电器件结构，以及 与所述第二半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的所述介电材料； 其中，所述第一半导体结构的所述至少一个导电器件结构和所述第二半导体结构的所述至少一个导电器件结构之间的所述接合界面与所述接合平面间隔开一距离。
19.根据权利要求18所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构和所述第二半导体结构的所述至少一个导电器件结构中的每一个至少基本上由铜或铜合金构成。
20.根据权利要求18所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构包括从基础结构延伸的多个整体突起。
21.根据权利要求20所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述多个整体突起延伸穿过所述第二半导体结构的所述介电材料中的多个凹陷。
22.根据权利要求21所述的接合的半导体结构，其中所述第二半导体结构的所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，所述第二半导体结构的所述至少一个导电器件结构的所述多个整体突起直接接合到所述第一半导体结构的所述至少一个导电器件结构的所述整体突起。
23.一种接合的半导体结构，所述接合的半导体结构包括 第一半导体结构，所述第一半导体结构包括 所述第一半导体结构的接合表面处的至少一个导电器件结构，所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，以及 与所述第一半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述介电材料的至少一部分布置在所述第一半导体结构的所述至少一个导电器件结构的所述整体突起之间； 第二半导体结构，所述第二半导体结构包括 所述第二半导体结构的接合表面处的至少一个导电器件结构，所述至少一个导电器件结构包括从基础结构延伸的多个整体突起，以及 与在所述第二半导体结构的所述接合表面处的所述至少一个导电器件结构相邻布置的介电材料，所述介电材料的至少一部分布置在所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间，所述第二半导体结构的所述介电材料沿着接合平面对接所述第一半导体结构的所述介电材料； 其中，所述第一半导体结构的所述至少一个导电器件结构的所述整体突起沿着所述第一半导体结构与所述第二半导体结构之间的接合界面直接接合到所述第二半导体结构的所述至少一个导电器件结构的所述整体突起。
24.根据权利要求23所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述整体突起和所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间的接合界面与所述接合平面间隔开。
25.根据权利要求23所述的接合的半导体结构，其中所述第一半导体结构的所述至少一个导电器件结构的所述整体突起和所述第二半导体结构的所述至少一个导电器件结构的所述整体突起之间的接合界面至少基本上与所述接合平面共面。
全文摘要
用于直接接合半导体结构的改善的接合表面。将第一半导体结构直接接合到第二半导体结构的方法包括以下步骤在导电材料对导电材料直接接合工艺中将第一半导体结构的至少一个器件结构直接接合到第二半导体结构的至少一个器件结构。在一些实施方式中，在接合工艺之前，可使所述第一半导体结构的至少一个器件结构突出一距离，以超过所述第一半导体结构上的相邻的介电材料。在一些实施方式中，所述多个器件结构中的一个或更多个可包括从基础结构延伸的多个整体突起。使用这些方法来制造接合的半导体结构。
文档编号H01L21/50GK102891091SQ20121024955
公开日2013年1月23日 申请日期2012年7月18日 优先权日2011年7月18日
发明者玛丽亚姆·萨达卡 申请人:索泰克公司