专利名称：具有伪栅极的横向dmos器件的利记博彩app
技术领域：
本发明涉及一种具有伪栅极的横向DMSO器件。
背景技术：
因为各种各样的电子元件(例如，晶体管、二极管、电阻器、电容器等等)的集成密度的提高，半导体产业经历了快速成长。在大多数情况下，集成密度的提高来自于半导体工艺节点的收缩(例如，收缩工艺节点至亚20nm节点)。因为按比例缩小了半导体器件，需要新的技术来维持电子元件从一代到下一代的性能。例如，晶体管的低栅漏电容和高击穿电压适合于高功率应用。随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)已经广泛地用于现今的集成电路。MOSFET是电压控制器件。当控制电压施加于MOSFET的栅极并且控制电压高于MOSFST的阈值时，在MOSFET的漏极和源极之间建立导电沟道。结果是，在MOSFET的漏极和源极之间流动电流。另一方面，当控制电压低压MOSFET的阈值时，MOSFET从而断开。MOSFET可以包括两个主要类别。一个是n_沟道MOSFET ;另一个是ρ-沟道MOSFET0根据结构的不同，可以进一步将MOSFET分成三个子类别:平面M0SFET，横向双扩散MOS (LDMOS) FET和垂直双扩散M0SFET。与其他MOSFET相比，因为不对称结构在LDMOS的漏极和源极之间提供了短沟道，LDMOS能够每单位面积传送更多的电流。为了增加LDMOS的击穿电压，可以延伸LDMOS的栅极多晶硅从而形成与LDMOS的漂移区的重叠。该重叠作为场板发挥作用以维持LDMOS的击穿电压。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括:衬底，具有第一导电性；第一区，具有第二导电性，形成在所述衬底的上方；第二区，具有所述第二导电性，形成在所述第一区中；第三区，具有所述第一导电性，形成在所述第一区中；第一介电层，形成在所述第一区的上方，其中，所述第一介电层的第一侧邻近所述第二区；第二介电层，以其第一侧与所述第一介电层的第二侧邻近的方式形成；以及第一栅极，形成在所述第一介电层的上方；以及第二栅极，形成在所述第二介电层之上，其中，所述第二栅极通过间隙与所述第一栅极隔开。在上述半导体器件中，其中，所述第二介电层形成在所述第一区和所述第三区的上方。在上述半导体器件中，其中，所述第一导电性是P型以及所述第二导电性是N型。在上述半导体器件中，还包括:第四区，具有所述第二导电性，形成在所述第三区之上并且邻近所述第二介电层的第二侧。在上述半导体器件中，还包括第四区，具有所述第二导电性，形成在所述第三区之上并且邻近所述第二介电层的第二侧，还包括第五区，具有所述第一导电性，邻近所述第四区。 在上述半导体器件中，还包括第四区，具有所述第二导电性，形成在所述第三区之上并且邻近所述第二介电层的第二侧，还包括第五区，具有所述第一导电性，邻近所述第四区，其中，所述第一栅极和所述第二栅极之间的水平距离在0.1 μ m至I μ m的范围内。在上述半导体器件中，还包括第四区，具有所述第二导电性，形成在所述第三区之上并且邻近所述第二介电层的第二侧，还包括第五区，具有所述第一导电性，邻近所述第四区，还包括:第一接触件，形成在所述第二区的上方；以及第二接触件，形成在所述第三区的上方。在上述半导体器件中，还包括第四区，具有所述第二导电性，形成在所述第三区之上并且邻近所述第二介电层的第二侧，还包括第五区，具有所述第一导电性，邻近所述第四区，还包括:第一接触件，形成在所述第二区的上方；以及第二接触件，形成在所述第三区的上方，其中，所述第五区通过所述第二接触件与所述第四区连接。在上述半导体器件中，其中，所述第一栅极的厚度基本上等于所述第二栅极的厚度。根据本发明的另一个方面，还提供了一种器件，包括:延伸漂移区，具有第一导电型，形成在衬底的上方；漏极区，具有所述第一导电型，形成在所述延伸漂移区中；沟道区，具有第二导电型，形成在所述延伸漂移区中；源极区，具有所述第一导电型，形成在所述沟道区中；第一介电层，形成在所述沟道区和所述延伸漂移区的上方；第二介电层，形成在所述延伸漂移区的上方，其中，所述第二介电层水平地位于所述源极区和所述漏极区之间；第一栅极，形成在所述第一介电层上；以及第二栅极，形成在所述第二介电层上。在上述器件中，其中:所述第一导电型是η-型导电性；以及所述第二导电型是P-型导电性。在上述器件中，其中:所述第一导电型是P-型导电性；以及所述第二导电型是η-型导电性。在上述器件中，还包括:漏极接触件，形成在所述漏极区的上方；以及源极接触件，形成在所述源极区的上方。在上述器件中，还包括:漏极接触件，形成在所述漏极区的上方；以及源极接触件，形成在所述源极区的上方，还包括:体接触区，形成在所述沟道区中，其中，所述体接触区通过所述源极接触件与所述源极区连接。在上述器件中，其中，所述第一栅极和所述第二栅极之间的水平距离在0.1 μ m至Iym的范围内。根据本发明的又一方面，还提供了一种晶体管，包括:衬底，具有第一导电型；延伸漂移区，位于所述衬底的上方，其中，所述延伸漂移区具有第二导电型；漏极区，位于所述延伸漂移区中，其中，所述漏极区具有所述第二导电型；沟道区，位于所述延伸漂移区中，其中，所述沟道区具有所述第一导电型；源极区，位于所述沟道区中，其中，所述源极区具有所述第二导电型；第一介电层，具有第一厚度，位于所述沟道区和所述延伸漂移区的上方；第二介电层，具有第二厚度，位于所述延伸漂移区的上方，其中，所述第二介电层邻近所述第一介电层；第一栅极，位于所述第一介电层上；以及第二栅极，位于所述第二介电层上。在上述晶体管中，其中，所述第一介电层的所述第一厚度在100 A至200 A的范围内。在上述晶体管中，其中，所述第二介电层的所述第二厚度在500 A至2000人的范围内。在上述晶体管中，其中，所述第二介电层的所述第二厚度在500 A至2000 A的范围内，还包括:漏极接触件，位于所述漏极区上；源极接触件，位于所述源极区上；以及体接触区，位于所述沟道区中，其中，所述体接触区通过所述源极接触件与所述源极区连接。在上述晶体管中，其中，所述第二栅极与偏置电压连接。
为了更充分地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1示出了根据实施例具有伪栅极的横向DMOS晶体管的简化剖视图；图2示出了根据实施例具有伪栅极的横向DMOS晶体管的简化俯视图；图3示出了两个曲线，该曲线示出不具有伪栅极的传统LDMOS晶体管和具有伪栅极的LDMOS晶体管之间的性能区别。除非另有说明，不同附图中的相应标号和符号通常指相应部分。将附图绘制成清楚示出各个实施例的相关方面并且不一定按比例绘制。
具体实施例方式在下面详细讨论本发明实施例的制造和使用。然而，应该理解，本发明实施例提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是制造和使用实施例的示例性具体方式，而不用于限制本发明的范围。将参考具体环境中的实施例来论述本发明，一种具有伪栅极的横向双扩散金属氧化物半导体(LDMOS)器件。然而，本发明的实施例也可以适用于各种金属氧化物半导体场效应晶体管(MOSFET)。图1示出了根据实施例具有伪栅极的横向DMOS晶体管的简化剖视图。横向DMOS晶体管100包括衬底102 (优选P-型)、位于衬底102上方的N-型区104、形成在N区104上方的P-型区106和第一 N+区116。在P-型区106中形成P+区112和第二 N+区114。横向DMOS晶体管100还包括具有第一厚度的栅极介电层122和具有第二厚度的介电绝缘层124。在栅极介电层122和介电绝缘层124的上方分别形成有源栅极134和伪栅极136。衬底102可以由硅、硅锗、碳化硅等形成。在衬底102的上方形成N-型区104。根据实施例，N-型区104可以是外延层。N-型区104可以掺杂有掺杂浓度约IO1Vcm3至IO18/cm3的η-型掺杂剂(诸如，磷)。应当注意，可以可选地使用其他η-型掺杂剂，诸如，砷、氮、锑、其组合物等等。还应当注意LDM0S100的N-型区104可以可选地被称为延伸漂移区。通过注入P-型掺杂材料(诸如，硼、镓、铝、铟、其组合物等等)形成P-型区106。根据实施例，可以注入P-型材料(诸如，硼)至约IO1Vcm3至IO1Vcm3的掺杂浓度。可选地，通过扩散工艺可以形成P-型区106。LDMOS100的P-型区106可以可选地被称为沟道区。在N-型区104中形成第一 N+区116。根据实施例，第一 N+区116作为LDM0S100的漏极起作用。可以通过注入浓度介于约IO1Vcm3和约102°/cm3之间的η-型掺杂剂(诸如，磷)来形成漏极区。此外，在第一 N+区116的上方形成漏极接触件138。在P-型区106中形成第二 N+区114。根据实施例，第二 N+区114可以是LDM0S100的源极。可以通过注入浓度介于约IO1Vcm3和约102°/cm3之间的η-型掺杂剂(诸如，磷)形成源极区。如图1中所示，邻近有源栅极134在漏极(第一 N+区116)的相对侧形成源极区。邻近P-型区106中的第二 N+区114形成P+区112。可以通过注入浓度介于约IO1Vcm3和102°/cm3之间的ρ-型掺杂剂(诸如，硼)来形成P+区。P+区112可以接触ρ-型体。为了排除衬偏效应，可以通过源极接触件132直接将P+区112连接至源极114。在N-型区104的上方形成栅极介电层122。栅极介电层122可以由氧化硅、氮氧化硅、氧化铪、氧化锆等形成。如图1中所示，栅极介电层122部分地位于P-型区106的上面。根据实施例，栅极介电层122具有介于约100 A和约200 A之间的厚度。在栅极介电层122上形成有源栅极134。有源栅极134可以由多晶硅、多晶硅锗、硅化镍或者其他金属、金属合金材料组成。介电绝缘层124位于N-型区104的顶部。更具体而言，介电绝缘层124位于有源栅极134和漏极116之间。根据实施例，介电绝缘层124具有介于约500 A和约2000 A之间的厚度。在介电绝缘层124的顶部形成伪栅极136。应当注意，伪栅极136可以在与有源栅极134相同的工艺步骤中形成。更具体而言，可以首先将伪栅极136和有源栅极134形成为大的单个栅极。为了降低栅漏电荷，可以采用合适的蚀刻技术(诸如，干法蚀刻)去除该大的单个栅极的中间部分。结果是，该大的单个栅极的剩余部分分别成为有源栅极134和伪栅极136。伪栅极136作为场板起作用，其有利于维持LDM0S100的击穿电压。此外，通过将有源栅极134和伪栅极136分离，从而减少了栅极区和漏极区之间的重叠。在栅极区和漏极区之间如此小的重叠有利于减少LDM0S100的栅漏电荷。此外，可以通过电压源偏置伪栅极136。例如，当LDM0S100是20V的晶体管时，连接至伪栅极136的偏置电压可以高达至20V。该偏置电压有利于降低LDM0S100的导通电阻。第一隔离区142和第二隔离区144用于隔离有源区从而阻止漏电流在相邻有源区之间流动。可以通过各种方式(例如，热生长、沉积)和材料(例如，氧化硅、氮化硅)形成隔离区(例如，142)。在这个实施例中，可以通过浅沟槽隔离(STI)技术制造第一隔离区142和第二隔离区144。图2示出了根据实施例具有伪栅极的横向DMSO晶体管的简化俯视图。在图2中，示出了 N-型区104、第一 N+区116、第二 N+区114、Ρ+区112、有源栅极134和伪栅极136。此外，示出了 LDMOS晶体管100的尺寸。更具体而言，示出了有源栅极134和伪栅极136之间的距离。根据实施例，距离Dl的范围是0.1 μ m至I μ m。本领域技术人员将了解图1示出了掺杂的理想轮廓。可以在随后的扩散工艺之后改变距离D1。图2中示出的距离Dl用于示例各个实施例的发明方面。本发明不限制有源栅极134和伪栅极136之间的任何具体距离。图3示出了两个曲线，该曲线示出不具有伪栅极的传统LDMOS和具有伪栅极的LDMOS晶体管之间的性能区别。图3的横轴表示LDMOS晶体管的击穿电压。图3的纵轴表示LDMOS晶体管的性能指数。更具体而言，性能指数是导通电阻(Rw)和栅漏电荷(Qeil)的乘积。根据实施例，LDMOS晶体管的传导损失可以与LDMOS晶体管的导通电阻成比例。另一方面，LDMOS晶体管的切换损失可以与LDMOS晶体管的栅漏电荷成比例。为了实现有效的LDMOS晶体管，期望低的RfflXQeil以降低传导损失及切换损失。曲线302和曲线304示出了不具有伪栅极的传统LDMOS和具有伪栅极的LDMOS晶体管之间的Ron X Qeil差别。如图3中所示，在相同的击穿电压水平下，具有伪栅极的LDMOS晶体管具有低的RwXQeD。例如，当伪栅极LDMOS晶体管的击穿电压为31V时，对应的RfflXQeil是约10m0hm-nC。相比之下，在相同的击穿电压水平下，不具有伪栅极的LDMOS晶体管具有更高的RqnX Qeil。如曲线302所示，传统LDMOS晶体管的RqnX Qeil是约20m0hm_nC。图3示出了具有伪栅极的LDMOS晶体管可以不需要牺牲其RwXQeil而实现更高的击穿电压。同样地，该实施例的优势特征是伪栅极有利于维持LDMOS晶体管的击穿电压。此夕卜，伪栅极可以减少LDMOS晶体管的栅极电荷从而可以减少LDMOS晶体管的切换损失。尽管已经详细地描述了本发明实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。
权利要求
1.一种半导体器件，包括: 衬底，具有第一导电性； 第一区，具有第二导电性，形成在所述衬底的上方； 第二区，具有所述第二导电性，形成在所述第一区中； 第三区，具有所述第一导电性，形成在所述第一区中； 第一介电层，形成在所述第一区的上方，其中，所述第一介电层的第一侧邻近所述第二区； 第二介电层，以其第一侧与所述第一介电层的第二侧邻近的方式形成；以及 第一栅极，形成在所述第一介电层的上方；以及 第二栅极，形成在所述第二介电层之上，其中，所述第二栅极通过间隙与所述第一栅极隔开。
2.根据权利要求1所述的半导体器件，其中，所述第二介电层形成在所述第一区和所述第三区的上方。
3.根据权利要求1所述的半导体器件，其中，所述第一导电性是P型以及所述第二导电性是N型。
4.根据权利要求1所述的半导体器件，还包括: 第四区，具有所述第二导电 性，形成在所述第三区之上并且邻近所述第二介电层的第二侧。
5.一种器件，包括: 延伸漂移区，具有第一导电型，形成在衬底的上方； 漏极区，具有所述第一导电型，形成在所述延伸漂移区中； 沟道区，具有第二导电型，形成在所述延伸漂移区中； 源极区，具有所述第一导电型，形成在所述沟道区中； 第一介电层，形成在所述沟道区和所述延伸漂移区的上方； 第二介电层，形成在所述延伸漂移区的上方，其中，所述第二介电层水平地位于所述源极区和所述漏极区之间； 第一栅极，形成在所述第一介电层上；以及 第二栅极，形成在所述第二介电层上。
6.根据权利要求5所述的器件，其中: 所述第一导电型是η-型导电性；以及 所述第二导电型是P-型导电性。
7.根据权利要求5所述的器件，其中: 所述第一导电型是P-型导电性；以及 所述第二导电型是η-型导电性。
8.一种晶体管，包括: 衬底，具有第一导电型； 延伸漂移区，位于所述衬底的上方，其中，所述延伸漂移区具有第二导电型； 漏极区，位于所述延伸漂移区中，其中，所述漏极区具有所述第二导电型； 沟道区，位于所述延伸漂移区中，其中，所述沟道区具有所述第一导电型；源极区，位于所述沟道区中，其中，所述源极区具有所述第二导电型； 第一介电层，具有第一厚度，位于所述沟道区和所述延伸漂移区的上方； 第二介电层，具有第二厚度，位于所述延伸漂移区的上方，其中，所述第二介电层邻近所述第一介电层； 第一栅极，位于所述第一介电层上；以及 第二栅极，位于所述第二介电层上。
9.根据权利要求8所述的晶体管，其中，所述第一介电层的所述第一厚度在100人至·200 A的范围内。
10.根据权利要求8所述的晶体管，其中，所述第二介电层的所述第二厚度在500人至·2000 A的范围内。 ·
全文摘要
一种具有伪栅极的LDMOS晶体管包括形成在衬底的上方的延伸漂移区；形成在延伸漂移区中的漏极区；形成在延伸漂移区中的沟道区；形成在沟道区中的源极区及形成在延伸漂移区的上方的介电层。具有伪栅极的LDMOS晶体管还包括形成在沟道区的上方的有源栅极及形成在延伸漂移区的上方的伪栅极。伪栅极有利于减少LDMOS晶体管的栅极电荷同时维持LDMOS晶体管的击穿电压。本发明还提供具有伪栅极的横向DMSO器件。
文档编号H01L29/423GK103208522SQ201210199469
公开日2013年7月17日 申请日期2012年6月14日 优先权日2012年1月17日
发明者伍震威, 柳瑞兴, 蔡军, 周学良, 陈吉智 申请人:台湾积体电路制造股份有限公司