具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备的利记博彩app

专利名称：具有厚底部屏蔽氧化物的沟槽双扩散金属氧化物半导体器件的制备的利记博彩app
技术领域：
本发明主要涉及一种沟槽DMOS的制备方法，更确切地说，是一种带有可变厚度的栅极氧化物的沟槽DMOS的制备方法。
背景技术：
DMOS (双扩散M0S)晶体管是一种MOSFET (金属氧化物半导体场效应管)，利用两个顺序扩散阶梯，校准到一个公共边上，构成晶体管的通道区。DMOS晶体管通常是高电压、高电流器件，既可以作为分立式晶体管，也可以作为功率集成电路的元件。DMOS晶体管仅用很低的正向电压降，就可以在单位面积上产生高电流。
典型的DMOS晶体管是一种叫做沟槽DMOS晶体管的器件，其中通道位于沟槽的侧壁上，栅极形成在沟槽中，沟槽从源极延伸到漏极。布满了薄氧化层的沟槽用多晶硅填充，比平面垂直DMOS晶体管结构对电流的限制还低，因此它的导通电阻较小。必须简单地制备一种沟槽DMOS晶体管，使可变厚度栅极沟槽氧化物的巧妙地置于沟槽内部的各个部分，以便使器件的性能达到最优化。例如，最好将一个较薄的栅极氧化物，置于沟槽的上部，以便最大化通道电流。相比之下，将一个较厚的栅极氧化物置于沟槽底部，可以承载较高的栅极-至-漏极击穿电压。美国专利号为US4941026的专利提出了一种垂直沟道半导体器件，包 括一个具有可变厚度氧化物的绝缘栅极电极，但文中没有说明如何制备该器件。美国专利号为US4914058的专利提出了一种制备DMOS的工艺，包括将氮化物布满凹槽，刻蚀内部凹槽，使侧壁穿过第一凹槽的底部延伸，通过氧化生长，将电介质材料布满内部凹槽，以增加内部凹槽侧壁上的栅极沟槽电介质的厚度。美国专利号为2008/0310065的专利提出了一种瞬态电压抑制(TVS)电路，具有单向阻滞以及对称的双向阻滞性能，与电磁干扰(EMI)过滤器相结合，位于第一导电类型的半导体衬底上。TVS电路与EMI过滤器相结合还包括一个沉积在表面上的接地端，用于对称的双向阻滞结构，在半导体衬底的底部，用于单向阻滞结构，输入端和输出端沉积在顶面上，至少一个稳压二极管和多个电容器沉积在半导体衬底中，通过直接电容耦合，无需中间的浮体区，以便将接地端耦合到输入和输出端上。电容器沉积在沟槽中，内衬有氧化物和氮化物。正如原有技术所示，如果在沟槽中均匀地形成一种厚氧化物的话，使沟槽的纵横t匕(深度A比上宽度B)较高，这在沟槽中进行多晶硅栅极背部填充时，会遇到困难。例如，图1A-1D表示制备原有技术的单一栅极的原有技术的剖面图。正如图IA所示，沟槽106形成在半导体层102中。厚氧化物104形成在沟槽106的底部和侧壁上，增大了沟槽的纵横比A/B。多晶硅108原位沉积在沟槽106中。由于多晶硅沉积的高纵横比，如图IB所示，会形成一个锁眼110。如图IC所示，先对多晶硅108进行回刻，然后如图ID所示，对整个多晶硅108进行各向同性的高温氧化(HTO)氧化物刻蚀，仅保留一部分锁眼110。图2为一种现有的具有屏蔽多晶硅栅极的屏蔽栅极沟槽(SGT)器件200的剖面图，第一多晶硅结构之间的内部-多晶硅氧化物(IPO) 202，构成栅极204，第二多晶硅结构206作为导电屏蔽。依据一种原有技术工艺，这种结构是在两个多晶硅结构204和206之间形成IP0202时，通过含有两个(IP0氧化层202和多晶硅层206的)回刻工序的过程形成的。尤其是，构成屏蔽206的多晶硅沉积在沟槽中，并回刻，HDP氧化物形成在屏蔽206上，并回亥IJ，以便为构成栅极结构204的多晶硅的沉积留出空间。这种方法的不足在于，整个晶圆上，IPO的厚度可操控性很差。IPO的厚度与两个独立、不相关的回刻工艺有关，即多晶硅的刻蚀或氧化物的刻蚀或总的刻蚀过程，都会影响IPO厚度的不均匀性以及局部减薄。而且，在上述方法中，栅极沟槽电介质在侧壁的较厚部分上的厚度，以及在沟槽底部的厚度，是相互关联的。一个厚度的改变必然弓I起另一个厚度的改变。

发明内容
在本发明的一个实施方式中，本发明提供的一种用于制备半导体器件的方法，包括
步骤a :在半导体层中制备宽度为A的第一沟槽；
步骤b :用绝缘材料填充第一沟槽；
步骤c :除去所选的部分绝缘材料，留下在第一沟槽底部的一部分绝缘材料；
步骤d :在第一沟槽的剩余部分的一个或多个侧壁上，制备一个或多个 预设宽度为Tl的隔片；
步骤e :使用一个或多个隔片作为掩膜，各向异性地刻蚀第一沟槽底部的绝缘材料，在绝缘物中形成第二沟槽，使绝缘物在第二沟槽底部的预设厚度为T2，宽度A’由隔片的厚度Tl决定，其中A’小于A ;以及
步骤f :移去隔片，留在半导体中的第一沟槽的剩余部分具有宽度A"大于A’ ；以及 步骤g :用导电材料至少填充绝缘物中的第二沟槽。上述的方法，步骤d还包括在第一沟槽的剩余部分的侧壁上、沉积在沟槽中的绝缘物上方以及半导体层上方形成预设厚度为Tl的氮化层；以及各向异性刻蚀氮化层，以构成一个或多个隔片。上述的方法，步骤d还包括在所述制备一个氮化层之前，至少在第一沟槽的剩余部分的侧壁上，制备第一氧化层。上述的方法，还包括在步骤g之前在第一沟槽的剩余部分的侧壁上，制备一个介质层，作为栅极电介质；其中步骤g还包括用导电材料，至少填充一部分第一沟槽。上述的方法，还包括在步骤g之后回刻导电材料。上述的方法，还包括用绝缘材料填充一个在导电材料中的开口 ；以及回刻蚀绝缘材料和导电材料。上述的方法，还包括在步骤b之前在沟槽的侧壁和底部，制备第一氧化层；以及
在第一氧化层上方制备一个氮化层。上述的方法，步骤d还包括在所述的氮化层上方，制备一个预设厚度为Tl的多晶硅层；以及各向异性地刻蚀多晶硅层，以构成隔片。
上述的方法还包括在步骤g之后将导电材料回刻到沟槽中的绝缘材料顶面之下，构成一个屏蔽电极；在沟槽中的导电材料上方形成一个绝缘层；除去裸露在沟槽侧壁上以及半导体层上方的第一氧化层及氮化层；在沟槽侧壁上以及半导体层上方，形成一个栅极介质层；以及用另一种导电材料，填充沟槽剩余部分，并回刻该导电材料，以构成栅极电极。在另外一个实施方式中，本发明还提供另外一种用于制备半导体器件的方法，包括
步骤a :在半导体层中制备一个沟槽；
步骤b :在沟槽的侧壁和底部，形成一个氧化物-氮化物-氧化物结构，其中氧化物-氮化物-氧化物结构含有一个位于第一和第二氧化层之间的氮化层；以及、
步骤c :在没有被氧化物-氮化物-氧化物结构占用的一部分沟槽中，形成一个或多个导电结构。上述的方法，一个或多个导电结构含有一个具有夹在第一导电结构和第二导电结构之间的绝缘材料的屏蔽栅极结构。上述的方法，步骤b包括在沟槽侧壁和底部以及半导体层的顶部，形成一个第一氧化层；在第一氧化层上方形成一个氮化层；以及在氮化层上方形成一个第二氧化层。上述的方法，制备第二氧化层包括用第二氧化物填充沟槽；回刻第二氧化层，保留沟槽底部的一部分第二氧化层；在第二氧化层上以及剩余部分沟槽的侧壁上，形成一个带有预设厚度Tl的隔片层；各向异性刻蚀隔片层，在侧壁上构成一个或多个隔片；在沟槽底部，将第二氧化层各向异性刻蚀到预设厚度T2 ;并且除去一个或多个隔片。上述的方法，步骤c包括用第一导电结构填充沟槽；将第一导电结构回刻到第二氧化层的顶面以下；在第一导电结构上方，形成一个再次氧化层；除去裸露在沟槽侧壁上以及半导体层上方的第一氧化层、氮化层以及第三氧化层；在沟槽的侧壁上以及半导体层上方，形成一个栅极氧化物；并且用第二导电结构填充剩余沟槽，并回刻第二导电结构。上述的方法，步骤c包括用第一导电结构填充沟槽底部部分；在沟槽中的第一导电结构上方，形成一个再次氧化层；除去裸露在沟槽中的第二氧化层和氮化层；在沟槽侧壁上，形成一个栅极氧化物；并且用第二导电结构填充沟槽的剩余部分，回刻第二导电结构。上述的方法，还包括步骤d :在沟槽底部的氧化物-氮化物-氧化物上，形成一个第一多晶硅区，其中第一多晶硅区的顶部，在沟槽顶部以下；
步骤e :在第一多晶硅区上方，生长一个多晶硅间氧化物；
步骤f :除去氧化物-氮化物-氧化物的顶部，其中在此步骤之后，仍然保留一部分多晶硅间氧化物；
步骤g :在沟槽的剩余侧壁上，形成一个栅极电介质；并且 步骤h :用栅极电极填充沟槽的剩余部分，以构成屏蔽栅极沟槽。上述的方法，还包括在步骤e之前植入离子到第一多晶硅区上方，以改善所述的生长多晶硅间氧化物。在本发明的优选实施例中，所提供的一种半导体器件，包括
一个半导体层；一个形成在半导体层中的沟槽；一个形成在沟槽中的导电结构，导电结构的顶部和底部，分别通过第一绝缘层和第二绝缘层，与半导体层绝缘，其中顶部比底部更宽，其中沟槽侧壁附近的第二绝缘层的厚度为Tl，沟槽底部附近的第二绝缘层的厚度为T2, T2并不等于Tl。上述的半导体器件，Tl小于T2。上述的半导体器件，还包括一种填充导电结构顶部所形成的缝隙的绝缘材料。上述的半导体器件，第二绝缘层含有第一和第二氧化层，该器件还包括一个夹在第一和第二氧化层之间的氮化层，第二氧化层、氮化层以及第一氧化层构成一个氧化物-氮化物-氧化物结构。上述的半导体器件，氮化层的厚度在50埃至500埃之间。
上述的半导体器件，通过再次氧化层，导电结构的第一和第二部分相互绝缘。上述的半导体器件，再次氧化层的厚度约为3000埃。上述的半导体器件，导电结构的第一和第二部分是由多晶硅组成的。上述的半导体器件，其特征在于，半导体层包括一个覆盖在重掺杂层上的轻掺杂层，其中半导体层中所形成的沟槽，穿过轻掺杂层，延伸到重掺杂层中。


图1A-1D表示制备原有技术的沟槽栅极的剖面示意图。图2为原有技术的包含在多晶硅I和多晶硅2之间的内部-多晶硅氧化物(IPO)的沟槽栅极的剖面示意图。图3A-30表不依据本发明的一个实施例,对于单一的多晶娃栅极情况，
制备带有可变厚度的栅极沟槽氧化物的沟槽DMOS过程的剖面图。图4A-4M表示依据本发明的一个实施例，对于屏蔽多晶硅栅极情况，制备带有可变厚度的栅极沟槽氧化物的沟槽DMOS过程的剖面图。图5A-5F表示依据本发明的一个实施例，对于屏蔽多晶硅栅极情况，制备带有可变厚度的栅极沟槽氧化物的沟槽DMOS的一种可选过程的剖面图。
具体实施例方式在本发明的实施例中，沟槽栅极的底部和侧壁厚度在制备过程中是不会相互影响的。较厚的底部可以降低DMOS晶体管的栅极和漏极之间的电容。图3A-3N表不依据本发明的一个实施例,对于图ID所不的单一多晶娃栅极,制备带有可变厚度沟槽栅极氧化物的沟槽DMOS过程的剖面图。如图3A所示，在半导体层302中，形成一个宽度为A的沟槽306。沟槽306可以用氧化物或氮化物等硬掩膜制备，然后将掩膜除去或者留在适当的位置，或者仅使用一个光致抗蚀剂(PR)掩膜，这仅作为示例，不作为局限。沉积氧化物304 (或其他绝缘物)填充沟槽306。对氧化物304进行化学机械抛光(CMP)，然后通过回刻使沟槽306中的氧化物304凹陷，如图3B所示，将氧化物304的厚块充分填充沟槽中较低的部分，并暴露出沟槽上部的硅侧壁。如图3C所示，可以在沟槽306的裸露的侧壁上，以及在半导体层302的裸露的表面上生长薄氧化物308。薄氧化物308的厚度在50埃至100埃之间，这仅作为示例，不作为局限。
如图3D所示，然后在氧化物308和氧化物304的上方，沉积一层氧化刻蚀耐腐蚀材料，例如氮化物310。例如，氮化物310可以含有氮化硅。由于在后续的氧化刻蚀过程中，多晶硅也有很高的抗腐蚀性，因此也可选用多晶硅作为氧化刻蚀耐腐蚀材料310。氮化物310的厚度决定了底部氧化物侧壁的厚度Tl，Tl 一般在500 A至5000 A之间。然后对氮化物310进行各向异性地回刻，如图3E所示，在沟槽306的侧壁上，留下一个或多个氧化刻蚀耐腐蚀隔片311。如图3F所示，然后在沟槽306的底部，对厚氧化物块304各向异性地回刻到预设的厚度T2。厚度T2大概在500 A至5000 A左右。构成隔片311的材料(例如氮化物)最好对氧化物304的刻蚀过程具有抵抗力。因此，隔片311可以作为刻蚀掩膜，用于定义沟槽刻蚀到氧化物304中的宽度A’。在该方法中，厚度Tl和T2是没有关系的，也就是说，厚度Tl并不取决于厚度T2。一般而言，要求T2大于Tl。如果厚度Tl和T2之间不会相互影响，那么这将更容易实现。如图3G所示，刻蚀后，可以除去隔片311和薄氧化物308，留下带有由剩余部分的氧化物304内衬的顶部宽度A和较窄的底部宽度A’的沟槽。然后在半导体层302的上方，以及沟槽的侧壁没有被剩余氧化物304覆盖的部分 上，生长栅极氧化物(或电介质)314，如图3H所示，使得顶部宽度A〃大于底部宽度A’。由于沟槽顶部宽度A"较大，因此有效地降低了沟槽“纵横比”，更加有利于填充。然后，可以沉积导电材料(例如掺杂的多晶硅)，填充沟槽。图31表示在窄沟槽情况下，进行多晶硅缝隙填充316，例如，沟槽顶部的宽度约为I. 2微米，掺杂的多晶硅可以很容易地完全填充沟槽。然后，如图3J所示，对多晶硅316进行回刻，以形成单一的栅极多晶硅。多晶硅316同栅极电介质314 —起，作为器件的栅极电极。一种可选方案是，图3K表示在较宽的沟槽情况下进行多晶硅缝隙填充318，例如，沟槽顶部的直径A"约为3微米，多晶硅可以很容易地完全填充沟槽，留下缝隙319。如图3L所示，可以沉积一种填充物材料(例如HDP氧化物320)，填充缝隙319以及多晶硅318的顶部。然后，如图3M所示，对填充物材料320进行回刻，再对多晶硅318和填充物材料320进行回刻，构成单一的栅极多晶硅318，如图3N所示。器件可以通过一个标准工艺制备，例如，包括在所选的半导体层302部分中进行离子注入，以构成本体区330和源极区332，然后在表面上方制备一个厚介质层360，并穿过介质层360安装接触孔，用于沉积源极材料370，以便电接触到源极和本体区。上述工艺在本发明的实施例范围内还存在多种变化。例如，图4A-4L表示依据本发明的一个实施例，为如图2所示的屏蔽多晶硅栅极，制备带有可变厚度的栅极沟槽氧化物的沟槽DMOS过程。在本实施例中，复合绝缘物以氧化物-氮化物-氧化物(ONO)结构的形式，形成在沟槽的侧壁和底部。如图4A所示，首先在半导体层402中形成一个沟槽401。在沟槽401的侧壁上，形成一个薄氧化层404。氧化层404的厚度在50埃至200埃之间。然后在氧化层404上方沉积氮化物406。氮化层406的厚度在50埃至500埃之间。然后例如利用LPCVD和高密度等离子，用氧化物408填充沟槽401。对氧化物408进行回刻，如图4B所示，留下沟槽宽度A，厚氧化物块充分填充较低的部分沟槽。如图4C所示，薄氧化层410 (例如一种高温氧化物(HTO))可以随意沉积在氧化物408的上方、沟槽401的侧壁上以及氮化物406的上方。氧化层410的厚度大约在50埃至500埃之间。然后，将导电材料(例如掺杂的多晶硅412)沉积在氧化层410 (如果没有使用氧化层410，那么就沉积在氮化物406)上。多晶硅412的厚度取决于所需的底部氧化物侧壁的厚度Tl，Tl大约在500 A至5000 A之间。如图4D所示，对多晶硅412进行各向异性地回刻，以构成多晶硅隔片413。如图4E所示，对氧化物408进行各向异性地刻蚀，一直到底部达到所需厚度T2为止。T2的厚度在500 A至5000 A之间。构成隔片413的多晶硅最好对氧化物408的各向异性刻蚀过程具有抵抗力。在沟槽侧壁上的多晶硅隔片413的厚度决定了厚度Tl，从而决定了各向异性刻蚀过程中刻蚀到氧化物408中的沟槽宽度A"。如图4F所示，刻蚀后，可以除去隔片413。有效地扩大了整个沟槽顶部的“纵横比”，比厚氧化物均匀地形成在沟槽底部和侧壁时，更便于填充缝隙。还应注意，仅通过改变各向异性刻蚀的持续时间，就可以确定底部厚度T2，T2并不依赖于侧壁厚度Tl。一般而言，要求T2>T1。如图4G所示，可以沉积多晶硅414等导电材料，填充氧化物408中的沟槽。然后，对多晶硅414进行回刻，一直到厚氧化物408的顶面以下，例如大约1000埃至2000埃，以构成如图4H所示的缝隙416。剩余的多晶硅414可以作为最终器件的屏蔽电极。如图41所示，可以形成多晶硅再氧化(reox)418等绝缘物，填充缝隙416。多晶硅再氧化418的厚 度约为2000埃至3000埃。由于氮化层406覆盖了上部和顶面，因此该区域不会发生氧化。如图4J所示，可以选择刻蚀薄氧化物410，然后刻蚀掉氮化物406和氧化物404裸露的部分。如图4K所示，在沟槽侧壁上以及半导体层402的上方，生长栅极氧化物420。最后，如图4L所示，沉积掺杂的多晶硅423等导电材料，填充沟槽401的顶部，然后进行回刻，形成一个有源栅极。沟槽401顶部侧壁上的栅极氧化物420的厚度，决定了由多晶硅423形成的有源栅极顶部的宽度A’。一般而言，栅极氧化物420比Tl和T2薄得多，Tl和T2在几十至几百埃的范围内。此外，多晶硅423的顶部可以凹陷到氧化层420以下。器件可以通过一个标准工艺制备植入本体区430和源极区432，然后在表面上方制备一个厚介质层460，并穿过介质层460安装接触孔，用于沉积源极材料470，以便电接触到源极和本体区。如图4M所示，该过程制备的器件400位于衬底402上，衬底402是由覆盖在重掺杂衬底层402-S上的轻掺杂外延层402-E组成的。在如图4M所示的实施例中，栅极沟槽401从外延层402-E的顶面开始，穿过整个402-E层，一直延伸到衬底层402-S中。也可选择，使沟槽401的底部停在外延层402-E中，而不触及衬底层402-S (图中没有表示出)。沟槽401具有一个沉积在沟槽上部的多晶硅栅极电极423，以及一个沉积在沟槽较低部分的多晶娃屏蔽电极422,两个电极之间有一个内部多晶娃介质层418,使其相互绝缘。为了使这种屏蔽效果最优化，底部屏蔽电极可以布局安排，电连接到源极金属层470上，在实际应用中，源极金属层470通常使用地电位。薄栅极氧化层420使栅极电极，与沟槽上部的源极和本体区之间绝缘。为了使器件的栅极至漏极电容最小化，从而提高器件开关速度和效率，可以谨慎地控制本体区430，充分扩散到栅极电极423的底部，以便有效地降低栅极423和沉积在本体区下面的漏极区之间的耦合。厚介质层424沿沟槽较低的侧壁和底部，包围着底部屏蔽(或源极)电极422，以便与漏极区绝缘。介质层424最好是比薄栅极氧化层420厚得多，介质层在沟槽底部的厚度为T2，在沟槽侧壁的厚度为Tl，其中T1〈T2。如图4M所示，介质层424还包括夹在氧化层404和408之间的氮化层406。图5A-5F表示依据本发明的一个实施例，对于图2所示的屏蔽多晶硅栅极，制备带有可变厚度栅极氧化物的沟槽DMOS的另一种可选过程。如图5A所示，在半导体层502中形成一个宽度为A的沟槽501。在沟槽501的表面上以及半导体层502的顶面上，生长或沉积一个像氧化层504那样的薄绝缘层。氧化层504的厚度约为450埃。然后在氧化层504上方，沉积一层像氮化物506那样的材料，例如厚度约在50埃至500埃之间，随后在氮化物506上方，沉积另一种氧化物，例如HTO (高温氧化物)氧化物508。氮化物的厚度约为100埃，HTO氧化物508的厚度约为800埃。在本例中，氧化层504、氮化层506以及HTO氧化物508的总厚度，决定了狭窄的沟槽501的宽度A’。在狭窄的沟槽501中沉积原位掺杂的多晶硅510，并回刻至预设的厚度，例如在500A至之间，以形成屏蔽电极。可以选择将砷植入到留在沟槽中的至少一个多晶硅510的顶部，以便在后续的氧化过程中，提升多晶硅再次氧化的速率。更确切地说，如图5B所示，通过生长氧化物，在多晶硅510上方，形成一个像是多晶硅再次氧化层512那样的绝缘物。多晶硅再次氧化层512的厚度约为3000埃。氮化层506使得氧化层512仅生长在多晶硅510上方。如图5C所示，通过在氮化层506上停止的刻蚀过程，除去HTO氧化物508。这会保护下面的氧化物504不被除去较厚的HTO氧化物508的刻蚀过程所除去。然后如图所示，除去氮化物506，保留沟槽上部大于A’的宽度A〃。在本例中，上部宽度A〃取决于沟槽侧壁上的薄氧化物504的厚度。利用热氧化物，可以提高整个晶圆上，内部多晶硅氧化物512的厚度的均匀性。这是由于，热氧化物过程使沟槽中的多晶硅顶部氧化，而不是对沟槽中的多晶硅上的氧化物进行沉积并回刻。由于氮化物至氧化物湿刻蚀的选择性很高，因此在氮化物除去的过程中，氧化物可以被保留下来。如图5E所示，在薄氧化物504上形成(例如通过生长或沉积)栅极氧化物514。栅极氧化物514的厚度约为450埃。也可选择，在生长栅极氧化物514之前，先除去薄氧化物504。最后，在栅极氧化物514上面的剩余部分沟槽中，沉积一种像掺杂的多晶硅516那样的第二种导电材料。回刻多晶娃516,形成屏蔽栅极结构,其中多晶娃516作为栅极电极,多晶硅510作为屏蔽电极。 本领域的技术人员应理解,在上述实施例中，仅需要一个单一掩膜-利用初始
掩膜定义栅极沟槽——在栅极沟槽、栅极沟槽氧化物、栅极多晶硅和屏蔽多晶硅的制备过程中。 尽管以上内容完整说明了本发明的较佳实施例，但仍可能存在各种等价的变化和修正。因此，本发明的范围不应由上述说明限定，而应由所附的权利要求书及其等价范围限定。任何特点，无论是否较佳，都应与其他任何特点相结合，无论是否较佳。在以下的权利要求书中，除非特别说明，否则不定冠词“一个”或“一种”指的是下文中的一个或多个项目。除非在指定的权利要求中用“意思是”明确引用该限制条件，否则所附的权利要求书不应看做是含有定义加功能的局限。权利要求
1.一种用于制备半导体器件的方法，其特征在于，包括 步骤a :在半导体层中制备一个沟槽； 步骤b :在沟槽的侧壁和底部，形成一个氧化物-氮化物-氧化物结构，其中氧化物-氮化物-氧化物结构含有一个位于第一和第二氧化层之间的氮化层；以及 步骤c :在没有被氧化物-氮化物-氧化物结构占用的一部分沟槽中，形成一个或多个导电结构。
2.如权利要求I所述的方法，其特征在于，一个或多个导电结构含有一个具有夹在第一导电结构和第二导电结构之间的绝缘材料的屏蔽栅极结构。
3.如权利要求2所述的方法，其特征在于，步骤b包括 在沟槽侧壁和底部以及半导体层的顶部，形成一个第一氧化层； 在第一氧化层上方形成一个氮化层；以及 在氮化层上方形成一个第二氧化层。
4.如权利要求3所述的方法，其特征在于，制备第二氧化层包括 用第二氧化物填充沟槽； 回刻第二氧化层，保留沟槽底部的一部分第二氧化层； 在第二氧化层上以及剩余部分沟槽的侧壁上，形成一个带有预设厚度Tl的隔片层； 各向异性刻蚀隔片层，在侧壁上构成一个或多个隔片； 在沟槽底部，将第二氧化层各向异性刻蚀到预设厚度T2 ;并且 除去一个或多个隔片。
5.如权利要求4所述的方法，其特征在于，步骤c包括 用第一导电结构填充沟槽； 将第一导电结构回刻到第二氧化层的顶面以下； 在第一导电结构上方，形成一个再次氧化层； 除去裸露在沟槽侧壁上以及半导体层上方的第一氧化层、氮化层以及第三氧化层； 在沟槽的侧壁上以及半导体层上方，形成一个栅极氧化物；并且 用第二导电结构填充剩余沟槽，并回刻第二导电结构。
6.如权利要求3所述的方法，其特征在于，步骤c包括 用第一导电结构填充沟槽底部部分； 在沟槽中的第一导电结构上方，形成一个再次氧化层； 除去裸露在沟槽中的第二氧化层和氮化层； 在沟槽侧壁上，形成一个栅极氧化物；并且 用第二导电结构填充沟槽的剩余部分，回刻第二导电结构。
7.如权利要求I所述的方法，其特征在于，还包括 步骤d :在沟槽底部的氧化物-氮化物-氧化物上，形成一个第一多晶硅区，其中第一多晶硅区的顶部，在沟槽顶部以下； 步骤e :在第一多晶硅区上方，生长一个多晶硅间氧化物； 步骤f :除去氧化物-氮化物-氧化物的顶部，其中在此步骤之后，仍然保留一部分多晶硅间氧化物； 步骤g :在沟槽的剩余侧壁上，形成一个栅极电介质；并且步骤h:用栅极电极填充沟槽的剩余部分，以构成屏蔽栅极沟槽。
8.如权利要求7所述的方法，其特征在于，还包括在步骤e之前 植入离子到第一多晶硅区上方，以改善所述的生长多晶硅间氧化物。
9.一种半导体器件，其特征在于，包括 一个半导体层； 一个形成在半导体层中的沟槽； 一个形成在沟槽中的导电结构，导电结构的顶部和底部，分别通过第一绝缘层和第二绝缘层，与半导体层绝缘，其中顶部比底部更宽，其中沟槽侧壁附近的第二绝缘层的厚度为Tl，沟槽底部附近的第二绝缘层的厚度为T2，T2并不等于Tl。
10.如权利要求9所述的半导体器件，其特征在于，Tl小于T2。
11.如权利要求10所述的半导体器件，其特征在于，还包括一种填充导电结构顶部所形成的缝隙的绝缘材料。
12.如权利要求10所述的半导体器件，其特征在于，第二绝缘层含有第一和第二氧化层，该器件还包括一个夹在第一和第二氧化层之间的氮化层，第二氧化层、氮化层以及第一氧化层构成一个氧化物-氮化物-氧化物结构。
13.如权利要求12所述的半导体器件，其特征在于，氮化层的厚度在50埃至500埃之间。
14.如权利要求12所述的半导体器件，其特征在于，通过再次氧化层，导电结构的第一和第二部分相互绝缘。
15.如权利要求14所述的半导体器件，其特征在于，再次氧化层的厚度约为3000埃。
16.如权利要求15所述的半导体器件，其特征在于，导电结构的第一和第二部分是由多晶硅组成的。
17.如权利要求9所述的半导体器件，其特征在于，半导体层包括一个覆盖在重掺杂层上的轻掺杂层，其中半导体层中所形成的沟槽，穿过轻掺杂层，延伸到重掺杂层中。
全文摘要
本发明涉及提出了一种半导体器件的制备方法。器件的制备方法包括在半导体层中制备；用绝缘材料填充沟槽；除去所选的部分绝缘材料，留下在沟槽底部的一部分绝缘材料；在剩余部分沟槽的一个或多个侧壁上，制备一个或多个隔片；使用一个或多个隔片作为掩膜，各向异性地刻蚀沟槽底部的绝缘材料，以便在绝缘物中形成沟槽；除去隔片；并用导电材料填充绝缘物中的沟槽。还可选择，在沟槽的侧壁和底部，形成一个氧化物-氮化物-氧化物(ONO)结构，并在没有被ONO结构占用的部分沟槽中，形成一个或多个导电结构。
文档编号H01L29/78GK102723277SQ20121019815
公开日2012年10月10日 申请日期2010年8月27日 优先权日2009年8月31日
发明者常虹, 戴嵩山, 李亦衡, 陈军 申请人:万国半导体股份有限公司