Mos结构及其制造方法
【专利摘要】本发明公开了一种MOS结构及其制造方法，包括：衬底；形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；形成于所述绝缘掩埋层上和凹槽中的外延层；形成于所述外延层上的栅极结构；形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。采用本发明的MOS结构，可以有效抑制浮体效应，同时能降低源/漏之间的串联电阻。
【专利说明】MOS结构及其制造方法
【技术领域】
[0001]本发明属于集成电路【技术领域】，特别涉及一种MOS结构及其制造方法。
【背景技术】
[0002]绝缘体上娃SOI (silicon-on-1nsulator)指的绝缘层上的娃,它是一种具有独特的“底层硅/绝缘掩埋层/顶层硅”三层结构的新型硅基半导体材料。通过绝缘掩埋层(也称为绝缘埋层，通常为氧化硅)实现了器件和衬底的全介质绝缘掩埋，能够有效减小寄生电容，从而提高了器件的运行速度，使器件具有更低的功耗，抑制了衬底的脉冲电流对器件的干扰，减少了软错误的发生。因为SOI具有上述诸多优点，使得SOI在高性能超大规模集成电路、高速存储设备、低功耗电路以及光电子集成器件等领域具有极其广阔的应用前景。
[0003]SOI MOS (也称为基于SOI的MOS晶体管)根据有源体区是否全部耗尽分为部分耗尽SOI MOS和全耗尽SOI MOSo 一般来说，全耗尽SOI MOS的顶层硅会比较薄，SOI硅片的成本高；另一方面，全耗尽SOI MOS的阈值电压不易控制。因此，目前普遍采用的还是部分耗尽 SOI MOS。
[0004]图1为现有技术的一种部分耗尽MOS结构的剖面图。如图1所示，MOS结构100包括SOI衬底、漏极区域104a、源极区域104b以及栅极105，所述SOI衬底包括底层硅101、绝缘掩埋层102和顶层硅103，所述漏极区域104a、源极区域I 04b形成于顶层硅103中。
[0005]当在漏极区域104a上施加电压时，强电场会对载流子进行加速，导致碰撞电离。漏端的强电场使沟道电子加速，被加速的电子获得足够的能量后，通过碰撞电离，产生新的电子-空穴对，新产生的电子-空穴对在强电场的作用下分离，电子被漏极区域104a收集，而空穴则会聚集在靠近源极区域104b和绝缘掩埋层102上，由于绝缘埋层102的隔离作用，聚集起来的空穴无法通过底层硅101及时导走，从而在耗尽层之间形成一浮体区域106。部分耗尽SOI MOS的有源体并未完全耗尽，碰撞电离产生的电荷无法迅速移走，会导致SOI MOS特有的浮体效应。作为SOI器件的固有问题，浮体效应会引起翘曲效应、寄生双极晶体管效应、反常的亚阈值斜率、器件阈值电压漂移等等。
[0006]另外，因为绝缘掩埋层102的存在，使得源极区域104b和漏极区域104a的结深受到限制，在现有技术SOI MOS结构中的源极区域和漏极区域只能是浅结，从而导致较大的源/漏串联电阻。因为源/漏极区域的浅结结构，导致源/漏串联电阻增加，加上浮体效应引起的各种不良效应不仅会降低器件的增益，导致器件工作不稳定，而且会带来较大泄露电流导致功耗增加。
[0007]由此可见，浮体效应和源/漏串联电阻偏大已经严重影响了 SOI MOS的性能，阻碍了 SOI电路的发展，因此，亟待提供一种可有效抑制浮体效应并降低源/漏串联电阻的MOS结构及其制造方法。
【发明内容】
[0008]本发明提供一种MOS结构及其制造方法，以有效抑制浮体效应并降低源/漏串联电阻。
[0009]为解决上述技术问题，本发明采用如下技术方案:
[0010]一种MOS结构，包括:
[0011]衬底；
[0012]形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽；
[0013]形成于所述绝缘掩埋层上和凹槽中的外延层；
[0014]形成于所述外延层上的栅极结构；
[0015]形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。
[0016]可选的，所述凹槽的截面宽度小于所述栅极结构的截面宽度。
[0017]可选的，所述凹槽的截面宽度范围为20A~500A。
[0018]可选的，所述绝缘掩埋层为氧化硅。
[0019]可选的，所述绝缘掩埋层的厚度范围为20A~200A。
[0020]可选的，所述凹槽将绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。
`[0021]可选的，所述第一绝缘掩埋块的截面宽度大于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度大于所述漏极区域的截面宽度。
[0022]可选的，所述第一绝缘掩埋块的截面宽度小于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的截面宽度。可选的，所述外延层的厚度范围^ IOOA-1OOOA,
[0023]可选的，所述MOS结构还包括形成于所述栅极结构侧壁的栅极侧墙。
[0024]一种MOS结构的制造方法，包括:
[0025]提供一衬底；
[0026]在所述衬底上形成绝缘掩埋层；
[0027]形成贯穿所述绝缘掩埋层的凹槽；以及
[0028]在所述绝缘掩埋层上和凹槽中形成外延层。
[0029]可选的，在所述绝缘掩埋层上和凹槽中形成外延层之后，还包括:
[0030]进行化学机械研磨工艺以平坦化所述外延层。
[0031]可选的，行化学机械研磨工艺以平坦化所述外延层之后，还包括:
[0032]在所述外延层上形成栅极结构；
[0033]在所述栅极结构两侧的外延层中形成源极区域和漏极区域
[0034]可选的，其特征在于，在所述外延层上形成栅极结构之后，还包括:
[0035]在所述栅极结构侧壁的形成栅极侧墙。
[0036]可选的，凹槽将所述绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。，所述第一绝缘掩埋块的截面宽度大于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度大于所述漏极区域的截面宽度。
[0037]可选的，所述第一绝缘掩埋块的截面宽度小于所述源极区域的截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的截面宽度。
[0038]本发明的MOS结构中，在沟道下方的绝缘掩埋层中形成一个凹槽，通过所述凹槽将顶层硅连接到衬底上，使碰撞电离产生的电荷通过衬底被及时转移走，从而有效抑制了浮体效应。[0039]另外，所述凹槽将绝缘掩埋层划分为第一绝缘掩埋块和第二绝缘掩埋块，通过减小第一绝缘掩埋块和第二绝缘掩埋块的截面宽度，可以使分别位于所述第一绝缘掩埋块和第二绝缘掩埋块上的源极区域和漏极区域的结深超过所述绝缘掩埋层延伸至所述衬底内，从而减小了源/漏串联电阻。
【专利附图】
【附图说明】
[0040]图1为现有技术的一种部分耗尽MOS结构的剖面图；
[0041]图2~7为本发明实施例一的MOS制造方法各步骤中结构剖面图；
[0042]图8~13为本发明实施例二的MOS制造方法各步骤中结构剖面图；
[0043]图14-20为本发明实施例三的MOS制造方法各步骤中结构剖面图。
【具体实施方式】
[0044]为了使本发明的目的，技术方案和优点更加清楚，下面结合附图来进一步做详细说明。
[0045]本发明的核心思想在于将MOS结构中对应在沟道下方的绝缘掩埋层形成一个凹槽，通过所述凹槽将顶层硅连接到衬底上，使碰撞电离产生的电荷通过衬底被及时转移走的，从而有效抑制了浮体效应。另外，所述凹槽将绝缘掩埋层划分为第一绝缘掩埋块和第二绝缘掩埋块，通过减小第一绝缘掩埋块和第二绝缘掩埋块的截面宽度，可以使分别位于所述第一绝缘掩埋块和第二绝缘掩埋块上的源极区域和漏极区域的结深超过所述绝缘掩埋层延伸至所述衬底内，从而减小了源/漏串联电阻。
[0046]实施例一
[0047]如图7所示，本实施例提供的MOS结构200包括:
[0048]衬底201 ；
[0049]形成于所述衬底201上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽203，所述凹槽203将绝缘掩埋层分隔成第一绝缘掩埋块204和第二绝缘掩埋块205 ；
[0050]形成于所述绝缘掩埋层上和凹槽203中的外延层206 ；
[0051]形成于所述衬底201上的栅极结构；
[0052]形成于所述栅极结构侧壁的栅极侧墙211 ;以及
[0053]形成于所述栅极结构两侧的外延层中的源极区域209和漏极区域210。
[0054]其中，所述第一绝缘掩埋块204的截面宽度大于所述源极区域209的截面宽度，所述第二绝缘掩埋块205的截面宽度大于所述漏极区域210的截面宽度。
[0055]其中，所述栅极结构包括形成于所述衬底201上的栅极绝缘层207和栅电极208，所述源极区域209和漏极区域210分别位于第一绝缘掩埋块204和第二绝缘掩埋块205上方。
[0056]下面结合图2至图7对本发明实施例一的MOS结构的制造方法的各步骤进行详细说明。
[0057]首先，如图2和图3所示，提供衬底201 ;在所述衬底201上形成绝缘掩埋层202，刻蚀去除部分绝缘掩埋层202，形成贯穿所述掩膜层绝缘掩埋层202的凹槽203。所述凹槽203将所述绝缘掩埋层202划分为第一绝缘掩埋块204和第二绝缘掩埋块205。所述绝缘掩埋层202为氧化硅，所述绝缘掩埋层202的厚度范围为20A?200A。所述凹槽203的截面宽度范围为20A?500A。
[0058]接着，如图4所示，在所述衬底201上生成外延层，一般来说，由于凹槽203的存在将导致形成的外延层不平坦，因而较佳的方案是再采用化学机械研磨方法形成平坦化的外延层206，所述平坦化的外延层206能够完全覆盖第一绝缘掩埋块204和第二绝缘掩埋块205。所述平坦化的外延层206的厚度范围例如为IOOA?1000A。
[0059]接着，如图5所示，在对应于凹槽203上方的所述平坦化的外延层206上形成栅极绝缘层207，在栅极绝缘层207上形成栅电极208，所述栅极绝缘层207和栅电极208共同构成栅极结构。为了有效降低所述MOS结构200的寄生电容，所述凹槽203的截面宽度L21优选小于所述栅极绝缘层207的截面宽度L22。
[0060]接着，如图6所示，以栅极结构为掩膜，对所述外延层206进行离子注入，在外延层206内形成源极区域209和漏极区域210。所述第一绝缘掩埋块204和第二绝缘掩埋块205的截面宽度分别大于或等于所述源极区域209和所述漏极区域210的最大截面宽度。接着，在所述栅电极208的两侧所述源极区域209和漏极区域210之上形成栅极侧墙211，形成如图7所示的MOS结构200。
[0061]实施例二
[0062]如图13所示，一种MOS结构300，包括:
[0063]衬底301 ；
[0064]形成于所述衬底301上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽303，所述凹槽303将绝缘掩埋层分隔成第一绝缘掩埋块304和第二绝缘掩埋块305 ；
[0065]形成于所述绝缘掩埋层上和凹槽303中的外延层306 ；
[0066]形成于所述衬底301上的栅极结构；
[0067]形成于所述栅极结构侧壁的栅极侧墙311 ;以及
[0068]形成于所述栅极结构两侧的外延层中的源极区域309和漏极区域310。
[0069]其中，所述第一绝缘掩埋块304的截面宽度小于所述源极区域309的截面宽度，所述第二绝缘掩埋块305的截面宽度小于所述漏极区域310的截面宽度。
[0070]其中，所述栅极结构包括形成于所述衬底301上的栅极绝缘层307和栅电极308，所述源极区域309和漏极区域310分别位于第一绝缘掩埋块304和第二绝缘掩埋块305上方
[0071]下面结合图8至图13对本发明实施例二的MOS结构制造方法的各步骤进行详细说明。
[0072]首先，如图8和图9所示，提供衬底301 ;在所述衬底301上形成绝缘掩埋层302，刻蚀去除部分绝缘掩埋层302，形成贯穿所述绝缘掩埋层302的凹槽303。所述凹槽203将所述绝缘掩埋层302划分为第一绝缘掩埋块304和第二绝缘掩埋块305。所述绝缘掩埋层
302为氧化硅，所述绝缘掩埋层302的厚度范围为20人?200A。所述凹槽303的截面宽度范围为20A?500A,a
[0073]接着，如图10所示，在所述衬底301上生成外延层，再采用化学机械研磨方法形成平坦化的外延层306，所述平坦化的外延层306能够完全覆盖包围第一绝缘掩埋块304和第二绝缘掩埋块305。所述平坦化的外延层306的厚度范围为100A?1000A。[0074]接着，如图11所示，在对应于凹槽303上方的所述平坦化的外延层306上形成栅极绝缘层307，在栅极绝缘层307上形成栅极308。优选的，为了有效降低所述MOS结构300的寄生电容，所述凹槽303的截面宽度L31应小于所述栅极绝缘层307的截面宽度L32。
[0075]接着，如图12所示，以栅极308为掩膜，对所述外延层306进行离子注入，在外延层306内形成源极区域309和漏极区域310。
[0076]在本实施例中，第一绝缘掩埋块304的截面宽度L33小于所述源极区域309的最大截面宽度L34，所述第二绝缘掩埋块305的截面宽度135小于所述漏极区域310的最大截面宽度L36，使所述源极区域309和漏极区域310能够延伸至所述衬底301内，增加了源漏极的结深，从而减小了源/漏极之间的电阻。
[0077]接着，在所述栅极308的两侧所述源极区域309和漏极区域310之上形成栅极侧墙311，形成如图13所示的MOS结构300。
[0078]实施例三
[0079]本实施例中的MOS结构与实施例二中MOS结构相同，此处不再赘述。下面结合图14至图20对本发明实施例三的MOS结构制造方法的各步骤进行详细说明。
[0080]首先，如图14所示，提供衬底401，并在所述衬底401上依次形成第一介质层402，第二介质层403和第三介质层404 ;然后,刻蚀去除部分第一介质层402,第二介质层403和第三介质层404,形成贯穿所述第一介质层402,第二介质层403和第三介质层404的第一凹槽405。较佳的，所述第一介质层402，第二介质层403和第三介质层404要选用刻蚀选择比高的材料，在本实施例中，第一介质层402为氧化硅，第二介质层403为氮化硅，第三介质层为氧化硅。其中，第一介质层402的厚度范围例如为20A?200A，笫二介质层403的厚度范围例如为500A?2000A，第三介质层404的厚度范围例如为100A?1000A。
[0081]接着，如图15所示，利用热氧化的方式在所述第一凹槽405内形成绝缘掩埋层406，热氧化形成的膜层较为致密。所述绝缘掩埋层406的厚度范围为20人?200A。
[0082]接着，如图16所示，在所述第三介质层404和绝缘掩埋层406上沉积形成掩膜层407,所述掩膜层407优选为氮化娃，由于第一凹槽405的存在,导致沉积的掩膜层407必然具有一凹陷部分407a。
[0083]接着，如图17所示，刻蚀去除部分掩膜层407，暴露出所述绝缘掩埋层406的表面。
[0084]接着，如图18所示，以剩余的掩膜层407为掩膜，刻蚀去除部分绝缘掩埋层406，在绝缘掩埋层406中形成第二凹槽408，然后刻蚀去除剩余的掩膜层407。所述第二凹槽408将绝缘掩埋层406分割为第一绝缘掩埋块409和第二绝缘掩埋块410。所述第二凹槽408的截面宽度范围为20A?500A。本实施例中利用掩膜层407自然形成的凹陷部分407a，无需进行曝光，可直接形成尺寸较小的第二凹槽408。
[0085]接着，如图19所示，在所述第二凹槽408上形成第一外延层411，然后使用化学机械研磨将第一外延层411平坦化到暴露出第三介质层404为止。.[0086]接着，如图20所示，刻蚀去除第三介质层404，第二介质层403和第一介质层402，然后在所述衬底401上形成第二外延层412，并采用化学机械研磨将第二外延层412平坦化至第一外延层411为止。至此形成了与实施例二中图10相同的结构。后续步骤与实施例二中后续步骤一致，这里不再赘述。
[0087]在实施例三的制造方法中，在刻蚀形成第二凹槽的过程中采用了自对准曝光工艺，因此实施例三更适合曝光精度高的场合。
[0088]综上，本发明于在MOS结构中的绝缘掩埋层中形成一个凹槽，通过所述凹槽将顶层硅连接到衬底上，使碰撞电离产生的电荷通过衬底被及时转移走的，从而有效抑制了浮体效应。另外，所述凹槽将绝缘掩埋层划分为第一绝缘掩埋块和第二绝缘掩埋块，通过减小第一绝缘掩埋块和第二绝缘掩埋块的截面宽度，可以使分别位于所述第一绝缘掩埋块和第二绝缘掩埋块上的源极区域和漏极区域的结深超过所述绝缘掩埋层延伸至所述衬底内，增加了结深从而减小了源/漏串联电阻。
[0089]显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
【权利要求】
1.一种MOS结构，包括: 衬底； 形成于所述衬底上的绝缘掩埋层以及贯穿所述绝缘掩埋层的凹槽； 形成于所述绝缘掩埋层上和凹槽中的外延层； 形成于所述外延层上的栅极结构； 形成于所述栅极结构两侧的外延层中的源极区域和漏极区域。
2.如权利要求1所述的MOS结构，其特征在于，所述凹槽的截面宽度小于所述栅极结构的截面览度。
3.如权利要求2所述的MOS结构，其特征在于，所述凹槽的截面宽度范围为20A-500A。
4.如权利要求1所述的MOS结构，其特征在于，所述绝缘掩埋层为氧化硅。
5.如权利要求1所述的MOS结构，其特征在于，所述绝缘掩埋层的厚度范围为20A -200A。
6.如权利要求1所述的MOS结构，其特征在于，所述凹槽将所述绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。`
7.如权利要求6所述的MOS结构，其特征在于，所述第一绝缘掩埋块的截面宽度大于或等于所述源极区域的最大截面宽度，所述第二绝缘掩埋块的截面宽度大于或等于所述漏极区域的最大截面宽度。
8.如权利要求6所述的MOS结构，其特征在于，所述第一绝缘掩埋块的截面宽度小于所述源极区域的最大截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的最大截面宽度。
9.如权利要求1所述的MOS结构，其特征在于，所述外延层的厚度范围为100 A-IOOOA。
10.如权利要求1所述的MOS结构，其特征在于，所述MOS结构还包括形成于所述栅极结构侧壁的栅极侧墙。
11.一种MOS结构的制造方法，包括: 提供一衬底； 在所述衬底上形成绝缘掩埋层； 形成贯穿所述绝缘掩埋层的凹槽；以及 在所述绝缘掩埋层上和凹槽中形成外延层。
12.如权利要求11所述MOS结构的制造方法，其特征在于，在所述绝缘掩埋层上和凹槽中形成外延层之后，还包括: 进行化学机械研磨工艺以平坦化所述外延层。
13.如权利要求12所述MOS结构的制造方法，其特征在于，行化学机械研磨工艺以平坦化所述外延层之后，还包括: 在所述外延层上形成栅极结构； 在所述栅极结构两侧的外延层中形成源极区域和漏极区域。
14.如权利要求12所述MOS结构的制造方法，其特征在于，在所述外延层上形成栅极结构之后，还包括:在所述栅极结构侧壁的形成栅极侧墙。
15.如权利要求11所述的MOS结构的制造方法，其特征在于，所述凹槽将所述绝缘掩埋层分隔成第一绝缘掩埋块和第二绝缘掩埋块。
16.如权利要求15所述的MOS结构的制造方法，其特征在于，所述第一绝缘掩埋块的截面宽度大于或等于所述源极区域的最大截面宽度，所述第二绝缘掩埋块的截面宽度大于或等于所述漏极区域的最大截面宽度。
17.如权利要求15所述的MOS结构的制造方法，其特征在于，所述第一绝缘掩埋块的截面宽度小于所述源极区域的最大截面宽度，所述第二绝缘掩埋块的截面宽度小于所述漏极区域的最大截面 宽度。
【文档编号】H01L21/336GK103456767SQ201210183269
【公开日】2013年12月18日 申请日期:2012年6月5日 优先权日:2012年6月5日
【发明者】刘金华 申请人:中芯国际集成电路制造(上海)有限公司