大尺寸器件及其在后栅极工艺中的制造方法

专利名称：大尺寸器件及其在后栅极工艺中的制造方法
技术领域：
本发明涉及一种集成电路器件及其制造方法。
背景技术：
半导体集成电路(IC)工业已经经历了快速的成长。在IC发展的期间内，当几何 尺寸(即利用制造工艺制作的最小部件(或线))缩小时，功能密度(即，在单位芯片面积内的互连元件数)已普遍地增加。通过提高生产效率并且降低关联成本，这种缩减的工艺普遍地产生了效益。这种按比例缩减还增加了处理和制造IC的复杂性，并且对于这些将要实现的改进，还需要对IC制造做出类似的改进。

发明内容
根据本发明的一方面，提供一种集成电路器件，包括设置在衬底上的栅结构；设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及嵌入在所述栅结构中的至少一个柱状部件。优选地，所述柱状部件的顶部表面与所述栅结构的顶部表面基本在同一平面上。优选地，所述柱状部件包括电介质部件。优选地，所述电介质部件包括层间介电层的一部分、间隔件、以及前述的组合之
O优选地，所述电介质部件是氧化物部件。优选地，所述柱状部件的长度沿着与所述栅结构的长度基本垂直的方向延伸，并且所述柱状部件的宽度沿着与所述栅结构的宽度基本垂直的方向延伸。优选地，所述源区和所述漏区之间的所述衬底中的所述栅结构下方限定了沟道，并且所述柱状部件的长度沿着平行于所述沟道的方向延伸。优选地，所述栅结构包括设置在所述半导体衬底上方的栅介电层，以及设置在所述栅介电层上方的栅电极；以及所述柱状部件延伸穿过所述栅介电层和所述栅电极。优选地，在至少一个掺杂部件下方设置掺杂区。根据本发明的另一方面，本发明提供一种晶体管，包括栅堆叠件，所述栅堆叠件设置在半导体衬底上方；源区和漏区，所述源区和所述漏区设置在所述衬底中，其中所述栅堆叠件介于所述源区和所述漏区之间；以及电介质部件，所述电介质部件嵌入在所述栅堆叠件中，所述电介质部件的顶部表面与所述栅堆叠件的顶部表面基本在同一平面上。
优选地，嵌入在所述栅堆叠件中的所述电介质部件延伸穿过所述栅堆叠件的栅电极和栅介电层。优选地，所述电介质部件的长度沿着与所述栅堆叠件的长度基本垂直的方向延伸，以及所述电介质部件的宽度沿着与所述栅堆叠件的宽度基本垂直的方向延伸。优选地，其中所述电介质部件包括氧化物材料。根据本发明的又一方面，提供一种方法，包括提供半导体衬底；在所述半导体衬底上方形成具有开口的栅堆叠件；在所述栅堆叠件的所述开口中形成柱状部件；以及利用金属层替换所述栅堆叠的伪层。优选地，在所述栅堆叠件的所述开口中形成所述柱状部件包括形成用于所述栅堆叠件的间隔件，其中所述间隔件部分地填充所述开口 ；以及在所述半导体衬底上方形成层间介电层，其中所述层间介电层填充所述开口。
优选地，其中在所述半导体衬底上方形成具有开口的栅堆叠件包括在半导体衬底上方形成栅介电层；在所述栅介电层上方形成多晶硅层；在所述多晶硅层上方形成硬掩模层；图案化所述硬掩模层，其中所述图案化的硬掩模层露出部分所述多晶硅层；以及蚀刻所述露出的多晶硅层以及在所述露出的多晶硅层下面的所述栅介电层，以便余留的硬掩模层、多晶硅层、以及栅介电层中包括所述开口。优选地，其中图案化所述硬掩模层包括在所述硬掩模层上执行第一图案化工艺；以及在所述硬掩模层上执行第二图案化工艺，其中所述第二图案化工艺限定所述栅堆叠件中的所述开口。优选地，所述第二图案化工艺限定了所述开口，所述开口的长度沿着与所述栅堆叠件的长度垂直的方向延伸，并且所述开口的宽度沿着与所述栅堆叠件的宽度垂直的方向延伸。优选地，在所述栅堆叠件的开口中形成柱状部件包括在所述余留的硬掩模层、多晶硅层、以及栅介电层的所述开口中形成电介质部件。优选地，利用金属层替换所述栅堆叠件的伪层包括利用所述金属层替换所述多晶娃层。


当组合附图阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I是根据本公开的多个方面的集成电路器件的部分或整体俯视图；图2A是根据本公开的多个方面的金属氧化物半导体电容器(MOSCAP)实施例的部分或整体俯视图；图2B是图2A中的MOSCAP沿线2B-2B截取的示意性截面图；图2C是图2A中的MOSCAP沿线2C-2C截取的示意性截面图；图3是图2A的MOSCAP的另一实施例的俯视图；图4A是根据本公开的多个方面的MOSCAP的另一实施例的部分或整体俯视图；图4B是图4A中的MOSCAP沿线4B-4B截取的示意性截面图4C是图4A中的MOSCAP沿线4C-4C截取的示意性截面图；图5A是根据本公开的多个方面的晶体管的部分或整体俯视图；图5B是图5A中的晶体管沿线5B-5B截取的示意性截面图；图5C是图5A中的晶体管沿线5C-5C截取的示意性截面图；图6A-11A是在制造的各个阶段，图2A-2C中MOSCAP的整体或其部分俯视图；图6B-11B和6C-11C分别是图6A-11A中MOSCAP的整体或部分示意性截面图；图12A-15A是在制造的各个阶段，图4A-4C中MOSCAP的整体或部分俯视图；图12B-15B分别是图12A-15A中MOSCAP的整体或部分示意性截面图；以及图15C是图15A-15B中MOSCAP的整体或部分示意性截面图； 图16A-21A是在制造的各个阶段，图4A-4C中晶体管的整体或部分俯视图；以及图16B-21B和图16C-21C分别是图6A-11A中晶体管的部分或整体示意性截面图。
具体实施例方式以下公开提供了多种不同实施例或示例，用于实现本公开的不同特征。以下将描述组件和布置的特定实例以简化本公开。当然，这些仅是实例并且不旨在限制本公开。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。例如，如果翻转图中所示的装置，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在…下面”包括在上面和在下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。图I是根据本公开的多个方面的集成电路器件100的整体或部分俯视图。集成电路器件100是集成电路(IC)芯片、片上系统(SoC)、或其部分，该器件包括多个无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、高压晶体管、高频晶体管、其他合适的元件、或前述的组合。为清楚起见，对图I做了简化，以便更好理解本公开的创新性概念。集成电路器件100中还可以添加其他部件，并且对于集成电器件100的其他实施例，还可以替换或省略部分以下描述的部件。集成电路器件100包括至少一个有源区110，在该有源区上形成集成电路器件100的多个无源微电子器件。有源区110可以是掺杂区，例如设置在衬底(晶片)(例如硅衬底)中的η-型阱或P-型阱。通常，通过绝缘材料(例如氧化物材料)限定有源区110的边界。例如，使集成电路器件100的有源区110由设置在衬底中的隔离结构限定，该隔离结构例如浅沟槽隔离(STI)部件和/或硅的局部氧化(LOCOS)部件。在描述的实施例中，在有源区110上设置至少一个金属氧化物半导体电容器(MOSCAP) 120。MOSCAP 120具有半导体电极(在描述的实施例中，其由衬底形成)、金属电极130(图I的俯视图中示出)、以及设置在半导体电极和金属电极之间的介电层。介电层通常包括氧化物材料，例如氧化硅，因此使得电容器120被称为M0SCAP。可选地，也可以利用其他介质材料形成MOSCAP 120的介电层。相应地，虽然电容器120被称为M0SCAP，应该理解的是，电容器可以使用设置在电容器120的电极之间的任意适合的介质材料，而不是必须使用氧化物材料。多个触点140和145与MOSCAP 120的多个部分连接。触点140与有源区110中的MOSCAP 120的部分连接，并且触点145与MOSCAP 120的金属电极130连接。触点140和145包括导电材料。MOSCAP 120以具有尺寸X和尺寸Y的阵列设置，其中MOSCAP阵列覆盖集成电路器件100的区域XX Y。尺寸X约大于100 μ m。尺寸Y约大于或等于3 μ m。在一个示例中，MOSCAP阵列覆盖约300 μ mX 20 μ m的区域。进一步，每个MOSCAP 120都被认为是一个具有尺寸X和尺寸y的大区域M0SCAP。在描述的实施例中，尺寸x的范围约为O. 5μπι至约1“111，并且尺寸7的范围约为34 111至约64 111。用于MOSCAP 120的其他尺寸提供取决于集成电路器件100的设计要求的“大区域M0SCAP”。 大区域MOSCAP 120提供了芯片效率。这种MOSCAP能够提供用于能量和信号传送或模拟、数字信号处理(DSP)、和/或无线射频(RF)设计的噪音隔离。对于大区域M0SCAP，例如MOSCAP 120，当在后栅极工艺中制造这些MOSCAP时，出现了问题，其中在后栅极工艺中先形成伪栅结构(例如伪多晶硅栅)，然后去除伪栅结构并且用金属栅结构(M0SCAP的金属电极)代替。例如，由于MOSCAP占用了较大区域，在随后的工艺(例如在多个化学机械抛光(CMP)工艺)中，在金属电极中有时会出现凹陷。凹陷会使MOSCAP的栅极高度(M0SCAP金属电极的高度)低于期望值。这种凹陷还会引起金属电极功函数的改变，这会导致MOSCAP的电容-电压(C-V)特性的改变。还会降低与MOSCAP的多个部分连接的金属互连结构中的景深(DOF, depth of focus),造成较低的器件成品率。以下讨论提供了多个MOSCAP结构，可以实现这些结构以减少制造MOSCAP结构期间产生的凹陷。图2A是MOSCAP 200实施例的整体或其部分俯视图，其可以被包括在图I的集成电路器件中，例如替换MOSCAP 120。图2B是图2A中的MOSCAP 200沿线2B-2B截取的整体或其部分示意性截面图；以及图2C是图2A中的MOSCAP 200沿线2C-2C截取的整体或其部分示意性截面图。现在同时讨论图2A-2C，为清楚起见，简化了图2A-2C，以更好的理解本公开的创新性概念。进一步，MOSCAP 200中可以添加其他部件，并且，对于MOSCAP 200的其他实施例来说，可以替换或省略以下描述的部分部件。MOSCAP 200包括衬底(晶片)210。衬底210用作MOSCAP 200的电极。在描述的实施例中，衬底210是包括硅的半导体衬底。可选地或附加地，衬底210包括另一基础半导体，例如锗；化合物半导体，包括碳化硅、镓砷、磷化钾、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括 SiGe、GaAsP> AlInAs、AlGaAs> GaInAs> GaInPjP / 或 GaInAsP ;或前述组合。半导体衬底210可以包括掺杂外延(epi)层、梯度半导体层、和/或覆盖另一个不同类型的半导体层的半导体层，例如娃锗层上的娃层。在描述的实施例中，衬底210是p-型掺杂娃衬底。衬底210掺杂的P-型掺杂物包括硼、镓、铟、其他合适的P-型掺杂物、或前述的组合。由于描述的MOSCAP 200包括P-型掺杂衬底，以下描述的掺杂结构将统一理解为P-掺杂衬底。MOSCAP 200可选地包括η-型掺杂衬底，在这种情况下，以下描述的掺杂结构将统一理解为η-型掺杂衬底(例如，理解为具有相反导电性的掺杂结构)。衬底210可以掺杂的η-型掺杂物包括磷、砷、其他适合的η-型掺杂物、或前述的组合。取决于MOSCAP 200的设计要求，衬底210包括多个掺杂区域(例如ρ-型阱或η-型阱)。掺杂区可以掺杂ρ-型掺杂物，例如硼或BF2 ;η-型掺杂物，例如磷或砷；或前述的组合。在P-阱结构、N-阱结构、双-阱结构中，或利用凸起结构，直接在衬底210上形成掺杂区。掺杂区可以由离子注入工艺、扩散工艺、其他适合的工艺、或前述工艺的组合形成。在描述的实施例中，衬底210包括掺杂区215和掺杂区220。掺杂区215限定衬底210的有源区。虽然掺杂区220不用作源区和漏区，但其可以限定源区和漏区。例如，MOSCAP 200的掺杂区220可以同时形成有集成电路器件100的晶体管的源区和漏区。在描述的实施例中，掺杂区215是ρ-型阱，并且掺杂区220是η-型阱。硅化物部件225与掺杂区220连接。硅化物部件225包括金属硅化物，包括镍硅化物、钴硅化物、钨硅化物、钽硅化物、钛硅化物、钼硅化物、铒硅化物、钯硅化物、其他适合的硅化物、或前述的组合。硅化物部件225可以由自对准多晶硅化物工艺或其他适合的工 艺形成。隔离部件230设置在衬底210中。在描述的实施例中，隔离部件230限定掺杂(有源)区215的边界。隔离部件230利用隔离技术(例如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI))限定并且电隔离多个区，例如掺杂(有源)区215。在描述的实施例中，隔离部件230是沟槽，特别是浅沟槽隔离沟槽，该沟槽中填充有介质材料，例如氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述材料的组合。可以用任意适合的工艺形成隔离部件230。作为示例，形成STI包括光刻工艺，在衬底中蚀刻沟槽(例如，通过利用干蚀刻和/或湿蚀刻)，并且利用一种或多种介质材料填充沟槽(例如通过利用化学气相沉积工艺)。例如，填充的沟槽可以具有多层结构，例如填充有氮化硅或氧化硅的热氧化衬层。介电层235设置在包括氧化硅的衬底210上方。要说明的是，图2Α中未示出介电层235。可选地或附加地，介电层235包括氮化硅、氮氧化硅、TEOS氧化物、硅酸磷玻璃(PSG)、硼磷娃玻璃(BPSG)、氟化娃玻璃(FSG)、掺碳氧化娃、Black Diamond (California的Santa Clara的应用材料)、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB (双苯并环丁烯)、SiLK(Michigan的Midland的Dow Chemical)、聚酰亚胺、其他适合的材料、或者前述材料的组合。介电层235可以是层间(或级间)介质(ILD)层。介电层235由适合的工艺形成。之后，对介电层235执行化学机械抛光工艺。触点240延伸穿过介电层235以连接MOSCAP 200的多个部件。例如，触点240通过硅化物部件225电连接掺杂区220。触点240包括导电材料，例如金属。金属包括铝、铝合金(例如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他适合的金属、或前述的组合。在示例中，触点240是设置在衬底210上方的多层互连(MLI)的一部分。MLI与MOSCAP 200和集成电路器件100的多个部件连接，以便该多个部件分别可操作地起到MOSCAP 200和集成电路器件100的设计要求指定的作用。MLI包括多个导电部件，其可以是垂直互连件(例如触点和/或过孔)，和/或水平互连件(例如线)。多个导电部件包括与触点240类似的材料。在描述的实施例中，掺杂区220通过触点240 (以及硅化物部件225)连接在一起，以形成MOSCAP 200的端子245。在MOSCAP 200运行期间，通过端子245向掺杂区220施加电压。
MOSCAP 200包括材料层堆叠250。材料层堆叠250具有尺寸D1和尺寸D2。在描述的实施例中，尺寸D1的范围约为O. 5μπι至I约μ m，并且尺寸D2的范围约为3μπι至约
6μ m。材料层堆叠250包括介电层255和电极260。介电层255和电极260分别用作MOSCAP200的介质材料和另一个电极。介电层255包括介质材料，例如氧化硅、高_k介质材料、其他适合的介质材料、或前述的组合。高_k介质材料的示例包括Hf02、HfSi0、HfSi0N、HfTa0、HfTiO, HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合的高_k介质材料、和/或前述的组合。电极260包括多晶硅和/或金属，该金属包括Al、Cu、Ti、Ta、W、Mo、TaN, NiSi、CoSi、TiN, WN、TiAl、TiAlN, TaCN, TaC, TaSiN、其他导电材料、或前述的组合。材料层堆叠250可以包括数个其它层，例如覆盖层、界面层、扩散层、势垒层、或前述的组合。在示例中，材料层堆叠250包括设置在衬底210上方的界面层(例如热生长氧化层)、设置在界面层上方的高_k介电层、设置在高_k介电层上方的势垒层(例如TiN层)、以及设置在高_k介电层上方的金属层(例如铝层)。要说明的是，在描述的实施例中，材料层堆叠250类似于晶体管的栅堆叠件(例如，介电层255类似于晶体管的栅介电层，并且电极260类似于晶体管的栅电极)。相应地，有材料层堆叠250可以同时形成有晶体管的栅堆叠 件。形成材料层堆叠250的工艺包括沉积、光刻图案化、和/或蚀刻工艺。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD (HDPCVD)、金属有机CVD (MOCVD)、远距等离子CVD (RPCVD)、等离子增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、大气压力CVD (APCVD)、喷镀、其他适合的沉积方法、或前述的组合。光刻图案化工艺包括光致抗蚀剂涂敷(例如，旋涂)、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光致抗蚀剂、漂洗、干燥(例如硬烘烤)、其他适合的光刻图案化工艺、或前述的组合。可选地，可以利用其他方法执行或替换光刻曝光工艺，其他方法包括无掩模光亥IJ、电子束成像、和/或离子束成像。仍然是另一种可选的，光刻图案化工艺可以执行纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻法。电介质部件265设置在材料层堆叠250的介电层255和电极260的侧壁上。电介质部件265包括介质材料，例如氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述材料的组合。电介质部件265可以包括多层结构,例如包括氮化娃层和氧化娃层的多层结构。利用适合的工艺将电介质部件265形成到适合的厚度。例如，可以沉积氮化硅和氧化硅层，然后干蚀刻这些层形成间隔件，从而形成电介质部件265。要说明的是，电介质部件265类似于沿晶体管的栅堆叠件的侧壁设置的间隔件。相应地，电介质部件265可以同时形成有用于晶体管的间隔件，并且因此也可以将电介质部件称为间隔件。触点270延伸穿过介电层235以连接MOSCAP 200的多个部件。例如，触点270与材料层堆叠250的电极260电连接。触点270包括导电材料，例如金属。金属包括铝、铝合金(例如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他适合的金属、或前述的组合。在一个示例中，触点270是MLI (如上所述，其设置在衬底210的上方)的一部分。在描述的实施例中，材料层堆叠250形成MOSCAP 200的另一个端子275。端子275包括与材料层堆叠250连接的触点270。在MOSCAP 200运行期间，通过端子275向材料层堆叠250施加电压。MOSCAP 200包括设置在材料层堆叠250中的至少一个柱状部件280。柱状部件280延伸穿过材料层堆叠250，具体地，穿过描述的实施例中的电极260和介电层255。柱状部件280具有顶部表面，该表面与材料层堆叠250的顶部表面(例如电极260)基本共面。在描述的实施例中，柱状部件280包括介质材料。介质材料包括氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述材料的组合。例如，在描述的实施例中，柱状部件280包括介电层235的一部分和电介质部件(间隔件)265。因此，柱状部件280可以同时形成有介电层235和间隔件265。设计柱状部件280的尺寸，以便在制造MOSCAP 200期间，柱状部件280会延迟抛光工艺，例如化学机械抛光工艺，同时使得电容损失最小。例如，设计柱状部件280以使得MOSCAP 200中产生小于约6%的电容损失。柱状部件280具有尺寸Cl1和d2。在描述的实施例中，尺寸Cl1约大于或等于0. I m，并且尺寸d2的范围约为0. 3 m至约I m。尺寸(I1表示每个柱状部件280的宽度，并且尺寸d2表示每个柱状部件280的长度。在描述的实施例中，柱状部件280的宽度(Cl1)沿着与材料层堆叠250的宽度(D1)基本平行的方向延伸，并且柱状部件280的长度(d2)沿着与材料层堆叠250的长度(D2)基本平行的方向延伸。
在图2A-2C中，MOSCAP 200，具体地，MOSCAP结构200的材料层堆叠250包括两个柱状部件280。可选地，材料层堆叠250可以包括更多或更少的柱状部件280。例如，图3是MOSCAP 200的实施例的另一个整体或部分俯视图，其可以包括在图I的集成电路器件中。在图3中，M0SCAP200包括四个柱状部件280。每个柱状部件280具有尺寸(I1和尺寸d2。每个柱状部件280与材料层堆叠250的边缘之间的垂直间距为a表示的值，与另一个柱状部件280之间的垂直间距为b表示的值，并且与材料层堆叠250的边缘之间的水平间距为c表示的值，与另一个柱状部件280之间的水平间距为d表示的值。在描述的实施例中，
a、b、C、以及d中每个值均大于或等于约0. 5 y m。如上所述，设计柱状部件，以使得MOSCAP200中产生约少于6%的电容损失。在图3中，在柱状部件280被插入之前，柱状部件280的面积与材料层堆叠250面积的比率小于或等于约XY/(0. 6X+0. 5) (0. 8Y+0. 5)，其中X是柱状部件阵列中柱状部件380的行数，并且Y是柱状部件阵列中柱状部件380的列数。在一个示例中，该比率小于或等于约1/16,或约6. 25%。图4A是MOSCAP 300实施例的整体或部分俯视图，该MOSCAP可以包括在图I的集成电路器件中，例如，替换MOSCAP 120。图4B是图4A中的MOSCAP 300沿线4B-4B截取的整体或部分示意性截面图；图4C是图4A中MOSCAP 300的沿线4C-4C截取的整体或部分示意性截面图。现在同时讨论图4A-4C，并且为清楚起见，简化了图4A-4C，以更好的理解本公开的创新性概念。图4A-4C的实施例在多个方面都类似于图2A-2C的实施例。相应地，为清楚和简化起见，图2A-2C和图4A-4C中类似的部件由相同的参考标号限定。MOSCAP 300中可以添加其他的部件，并且对于MOSCAP 300的其他实施例，还可以替换或省略部分下述部件。MOSCAP 300包括设置在材料层堆叠250中的至少一个柱状部件380。在描述的实施例中，柱状部件380延伸穿过电极260。可选地，柱状部件380可以延伸穿过材料层堆叠250，穿过电极260和介电层255。柱状部件380具有顶部表面，该表面与材料层堆叠250 (例如电极260)的顶部表面基本在同一平面上。在描述的实施例中，柱状部件380包括多晶娃部件385。设计柱状部件380的尺寸，以便在制造MOSCAP 300期间，柱状部件380延迟抛光工艺(例如，化学机械抛光工艺)，同时使得电容损失量最小。例如，柱状部件380越大，MOSCAP 300中经历的电容损失就越多。相应地，选择尺寸Cl1和d2，以得到最小的电容损失，同时延迟抛光工艺。在描述的实施例中，尺寸(I1约大于或等于600nm,并且尺寸d2约大于或等于200nm。尺寸(I1表示每个柱状部件380的宽度，并且尺寸d2表示每个柱状部件380的长度。在描述的实施例中，柱状部件380的宽度(Cl1)沿着与材料层堆叠250的宽度(D1)基本平行的方向延伸，并且柱状部件380的长度(d2)沿着与材料层堆叠件250的长度(D2)基本平行的方向延伸。类似于MOSCAP 200,MOSCAP 300中可以包括比图4A-4C中描绘的更多或更少的柱状部件380。还可以将此处描述的柱状部件引入到其他集成电路器件中。例如，可以将柱状部件引入至晶体管的栅结构中。图5A是晶体管400的实施例的整体或部分俯视图，该晶体管可以包括在图I的集成电路器件中。图5B是图5A中的晶体管400沿线5B-5B截取的整体或部分示意性截面图；图5C是图5A中的晶体管400沿线5C-5C截取的整体或部分示意 性截面图。现在讨论图5A-5C，并且为清楚起见，简化了图5A-5C，以更好的理解本公开的创新性概念。图5A-5C的实施例在多方面都类似于图2A-2C的实施例。相应地，为清楚和简化起见，图2A-2C和图5A-5C中相似的部件以相同的参考标号表示。晶体管400中还可以添加其他部件，并且对于晶体管400的其他实施例，还可以替换或省略部分下述部件。正如所述，图5A-5C中，描绘的器件是晶体管400，而不是M0SCAP。在晶体管400中，掺杂区220是源区和漏区，并且材料层堆叠件250被栅堆叠件450代替，栅堆叠件450具有栅介电层455和栅电极460。栅堆叠件450类似于材料层堆叠件250，栅介电层455类似于介电层455,并且栅电极460类似于电极260。在描述的实施例中，掺杂区220未连接在一起，并且每个掺杂区形成晶体管400的端子445。因此，晶体管400包括由掺杂区220 (例如源区)形成的端子、由另一个掺杂区220(例如漏区)形成的端子445、以及由栅堆叠件450形成的端子475。在晶体管400运行期间，可以通过相应的端子445和475向掺杂区220和栅堆叠件450施加电压。晶体管400包括设置在栅堆叠件450中的至少一个柱状部件480。在描述的实施例中，柱状部件480延伸穿过栅堆叠件450，具体地，穿过栅电极460和栅介电层455。柱状部件480具有顶部表面，该表面与栅堆叠件450的顶部表面(例如栅电极460)基本在同一平面。在描述的实施例中，柱状部件480包括介质材料。介质材料包括氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述材料的组合。例如，在描述的实施例中，柱状部件480包括介电层235和间隔件265的一部分。因此，柱状部件480可以同时由介电层235和间隔件265形成。设计柱状部件480的尺寸，以便在制造晶体管400期间，柱状部件480延迟抛光工艺(例如，化学机械抛光工艺)，并且不会影响整体器件性能。通过延迟抛光工艺，柱状部件480还能够确保在处理期间，保持栅堆叠件450的高度，从而改进晶体管400的器件性能，例如增加驱动电流。柱状部件480具有尺寸Cl1和尺寸d2。在描述的实施例中，尺寸Cl1约大于或等于0. I m，并且尺寸d2的范围为约0. 3 m至约I m。尺寸(I1表示每个柱状部件480的宽度，并且尺寸d2表示每个柱状部件480的长度。在描述的实施例中，与MOSCAP 200和300相反，柱状部件480的宽度(Cl1)沿与栅堆叠件450的宽度(D1)基本垂直的方向延伸，并且柱状部件480的长度(d2)沿与栅堆叠件450的长度(D2)基本垂直的方向延伸。换言之，柱状部件480的长度沿与晶体管400的沟道方向平行的方向延伸。进一步，每个柱状部件480与栅堆叠件450的边缘之间的垂直间距为a表示的值，与另一个柱状部件480之间的垂直间距为b表示的值，并且与栅堆叠件450的边缘之间的水平间距为c表示的值。在描述的实施例中，a、b、以及c中每个值均大于或等于约0.5 iim。晶体管400中还可以包括比图5A-5C描绘的更多或更少的柱状部件480。图6A-11A是在制造的多个阶段的MOSCAP 200的整体或部分的俯视图。图6B-11B和6C-11C分别是图6A-11A中MOSCAP 200的整体或部分的示意性截面图。现在讨论图6A-11A、6B-11B、以及6C-11C，并且为清楚起见，简化了图6A_11A、6B_11B、以及6C-11C，以更好的理解本公开的创新性概念。正如上述，MOSCAP 200中可以添加其他部件，并且对于MOSCAP 200的其他实施例，可以替换或省略部分下述部件。进一步，对于制造MOSCAP 200的其他实施例，在图6A-11A、6B-11B、以及6C-11C中描绘的步骤之前、期间、以及之后，还可以提供其他步骤，并且可以替换或省略所描述的一些步骤。在图6A-6C、7A-7C、8A-8C、以及9A-9C中，在衬底的掺杂区上方形成材料层堆叠。例如，在图6A-6C中，如以上参照图2A-2C的描述，在半导体衬底210中形成掺杂区215和 隔离部件230。可以在掺杂区215之前形成隔离部件230，以便隔离部件230限定在半导体衬底210中形成掺杂区215的位置。之后，在半导体衬底210上方形成介电层255，在介电层255上形成伪层505,并且在伪层505上形成硬掩模层510。在描述的实施例中，伪层505是多晶硅层。硬掩模层510包括适合的材料，例如氮化硅、氮氧化硅、其他适合的材料、或前述材料的组合。利用例如此处所述的合适的工艺形成伪层505和硬掩模层510。在图7A-7C中，使硬掩模层510经受图案化工艺，从而使部分伪层505曝光，并且在图8A-8C中，使硬掩模层510经受另一图案化工艺，从而使伪层505的其他部分曝光。在一个示例中，用于获得图7A-7C中图案化的硬掩模层510的图案化工艺是用于图案化栅堆叠件的第一切割(cut)工艺(例如第一多晶硅切割)，该栅堆叠件用于集成电路器件(例如晶体管)的其它器件，并且用于获得图8A-8C中图案化的硬掩模层510的图案化工艺是用于图案化栅堆叠件的第二切割工艺(例如第二多晶硅切割)。图案化工艺包括光刻图案化和蚀刻工艺。光刻图案化工艺包括光致抗蚀剂涂敷(例如旋涂)、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光致抗蚀剂、漂洗、干燥(例如硬烘烤)、其他适合的光刻图案化工艺、或前述的组合。可选地，可以利用其他方法实施或替换光刻曝光工艺，其他方法例如无掩模光亥IJ、电子束成像、和/或离子束成像。另一种可选的是，光刻图案化工艺可以执行纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻法。在图9A-9C中，通过适合的工艺(例如蚀刻工艺)去除被图案化的硬掩模层510露出的且覆盖介电层255的伪层505。蚀刻工艺可以是干蚀刻、湿蚀刻、其他蚀刻法、或前述方法的组合。去除露出的伪层505，形成其中具有开口 512的材料层堆叠250 (包括硬掩模层510、伪层505、以及介电层255)。在描述的实施例中，开口 512中露出半导体衬底210。开口 512的长度沿着与材料层堆叠250的长度平行的方向延伸，并且其宽度沿着与材料层堆叠250的宽度平行的方向延伸。在图10A-10C中，通过合适的工艺形成MOSCAP 200的多个部件。例如，利用保持在伪层505和介电层255上方的硬掩模层510,按照上述形成电介质部件265。电介质部件265部分地填充材料层堆叠250中的开口 512。在衬底210中形成掺杂区220。材料层堆叠250 (包括硬掩模层510)可以用作用于限定衬底210的形成有掺杂区220的区域的掩模。通过自对准多晶硅化物工艺形成硅化物部件225。之后，去除硬掩模层510，并且在衬底210上方形成介电层235。介电层235填充开口 512的剩余部分，以便在材料层堆叠250的开口 512中形成柱状部件280 (包括电介质部件265和介电层235)。执行化学机械抛光工艺平面化介电层235。在图11A-11C中，电极260替换了伪层505，以便材料层堆叠250包括介电层255和电极260。例如，利用蚀刻工艺，例如从材料层堆叠250中去除伪层505，在其中留下填充有金属层的开口。在一个示例中，金属层包括具有P-型功函数(也就是，P-金属)的材料。相应地，电极260可以同时形成有P-型晶体管(例如P-型MOS晶体管)的金属栅极。可选地，金属层包括具有n-型功函数的材料。利用化学机械抛光工艺对金属层平面化，从而形成电极260。在化学机械抛光工艺期间，柱状部件280能够延迟抛光工艺以防止电极260中的凹陷。之后，利用例如此处所述的适合工艺形成触点240和275。要说明的是，可以使电极260经受另一抛光工艺，例如用于使n-型MOS晶体管的金属层平面化的化学机械抛光工艺。柱状部件280再次用于延迟抛光工艺以防止电极260中的凹陷。
图12A-15是在制造的多个阶段的MOSCAP 300的整体或部分俯视图。图12B-15B分别是图12A-15A中MOSCAP 300的整体或部分示意性截面图；并且图15C图15A中MOSCAP300的整体或部分示意性截面图。现在讨论图12A-15AU2B-15B、以及15C，并且为清楚起见，简化了图12A-15AU2B-15B、以及15C，以更好的理解本公开的创新性概念。正如上述，MOSCAP 300中可以添加其他部件，并且对于MOSCAP 300的其他实施例，可以替换或省略部分下述部件。进一步，对于制造MOSCAP 300的其他实施例，可以在图12A-15A、12B-15B、以及15C描绘的步骤之前、期间、之后提供其他步骤，并且可以替换或省略部分描述的步骤。在图12A和12B中，提供衬底210，并且以任意合适的工艺(例如此处所述的)形成掺杂区215、掺杂区220、硅化物部件225、隔离部件230、介电层235、介电层255、电介质部件265、以及伪层505。在描述的实施例中，伪层505包括多晶硅。材料层堆叠250包括伪层505和介电层255。在图13A-13B和图14A-14B中，从材料层堆叠250中去除部分伪层505以形成柱状部件380。例如，在图13A-13B中，在露出部分伪层505的衬底210上方形成图案化的光刻胶层515。利用光刻图案化工艺形成图案化的光刻胶层505，该工艺包括光致抗蚀剂涂敷(例如旋涂)、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光致抗蚀剂、漂洗、干燥(例如硬烘烤)、其他适合的光刻图案化工艺、或前述工艺的组合。可选地，可以利用其他方法执行或替换光刻曝光工艺，其他方法例如无掩模光刻、电子束成像、和/或离子束成像。另一可选地，光刻图案化工艺可以执行纳米压印技术。在图14A-14B中，接着通过适合的工艺(例如蚀刻工艺)去除伪层505的露出部分。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻法。其中去除伪层505，通过图案化的光刻胶层212露出介电层255。伪层505的余留部分(设置在图案化的光刻胶层515之下)形成包括多晶硅部件385的柱状部件380。柱状部件380的长度沿着与材料层堆叠250的长度平行的方向延伸，其宽度沿着与材料层堆叠250的宽度平行的方向延伸。之后,在图15A-15C中，在露出的介电层255上形成金属层。利用化学机械抛光工艺使金属层平面化，从而形成电极260，以便材料层堆叠250包括介电层255和电极260。在示例中，金属层包括具有P-型功函数(也就是，P-金属)的材料。相应地，电极260可以与P-型晶体管(例如P-型MOS晶体管)的金属栅极同时形成。可选地，金属层包括具有n-型功函数的材料。在化学机械抛光工艺期间，柱状部件380，具体地，多晶硅部件385能够延迟抛光工艺以防止电极260中的凹陷。之后，利用例如此处所述的适合工艺形成触点240和275。要说明的是，可以使电极260经受另一种抛光工艺，例如用于平面化n-型MOS晶体管的金属层的化学机械抛光工艺。柱状部件380再次用于延迟抛光工艺以防止电极260中的凹陷。图16A-21A是在制造的多个阶段的晶体管400的整体或部分俯视图。图16B-21B和图16C-21C分别是图16A-21A中晶体管400的整体或部分的示意性截面图。现在讨论图16A-21A、图16B-21B、以及图16C-21C，并且为清楚起见，简化了图16A-21A、图16B-21B、以及图16C-21C，以更好的理解本公开的创新性概念。正如上述，晶体管400中可以添加其他部件，并且对于晶体管400的其他实施例，可以替换或省略部分下述部件。进一步，在制造晶体管400的其他实施例中，可以在图16A-21A、图16B-21B、以及图16C-21C中描绘的步骤之前、期间、以及之后，提供其他步骤，并且可以替换或省略部分所述步骤。
在图16A-16C、图17A-17C、图18A-18C、以及图19A-19C中，在衬底上方形成栅堆叠件。例如，在图16A-16C中，在半导体衬底210中形成掺杂区215和隔离部件230。可以在掺杂区215之前形成隔离部件230，以便隔离部件230限定半导体衬底210中形成掺杂区215的位置。之后,在半导体衬底210上方形成栅介电层455,在栅介电层455上方形成伪层505,并且在伪层505上方形成硬掩模层510。在描述的实施例中，伪层505是多晶娃层。在图17A-17C中，使硬掩模层510经受图案化工艺，从而露出部分伪层505，并且在图18A-18C中，使硬掩模层510经受另一图案化工艺，从而露出伪层505的其他部分。在一个示例中，用于得到图17A-17C中图案化的硬掩模层510的图案化工艺是用于图案化栅堆叠件的第一切割工艺(例如第一多晶硅切割)，并且用于得到图18A-18C中图案化的硬掩模层510的图案化工艺是用于图案化栅堆叠件的第二切割工艺(例如第二多晶硅切割)。图案化工艺包括光刻图案化和蚀刻工艺。光刻图案化工艺包括光致抗蚀剂涂敷(例如旋涂)、软烘烤、掩模对齐、曝光、曝光后烘烤、显影光致抗蚀剂、漂洗、干燥(例如硬烘烤)、其他适合的光刻图案化工艺、或前述工艺的组合。可选地，可以用其他方法(例如无掩模光刻、电子束成像、和/或离子束成像)执行或替换光刻曝光工艺。又一可选的是，光刻图案化工艺能够执行纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、和/或其他蚀刻法。在图19A-19C中，通过适合的工艺，例如蚀刻工艺，去除由图案化的硬掩模层510露出的并在栅介电层455下面的伪层505。蚀刻工艺可以是干蚀刻、湿蚀刻、其他蚀刻法，或前述方法的组合。去除露出的伪层505，留下其中具有开口 514的栅堆叠件450 (包括硬掩模层510、伪层505、以及栅介电层455)。在描述的实施例中，开口 514中露出半导体衬底210。开口 514的长度沿着与栅堆叠件450的长度垂直的方向延伸，并且其宽度沿着与栅堆叠件450的宽度垂直的方向延伸。在图20A-20C中，通过适合的工艺形成晶体管400的多个部件。例如，通过留在伪层505和栅介电层255上方的硬掩模层510,按照上述形成电介质部件(间隔件)265。电介质部件265部分地填充栅堆叠件450中的开口 514。在衬底210中形成掺杂区220。栅堆叠件450 (包括硬掩模层510)可以用作用于限定衬底210的形成有掺杂区220的区域的掩模。通过自对准多晶硅化物工艺形成硅化物部件225。之后，去除硬掩模层510，并且在衬底210上方形成介电层235。介电层235填充开口 514的余留部分，以便在栅堆叠件450的开口 514中形成柱状部件480 (包括电介质部件265和介电层235)。执行化学机械抛光工艺平面化介电层235。在图21A-21C中，利用栅电极460代替伪层505，以便栅堆叠件450包括栅介电层255和栅电极460。例如，通过蚀刻工艺，例如从栅堆叠件450中去除伪层505，留下其中填满金属层的开口。在一个示例中，金属层包括具有P-型功函数(也就是，P-金属)的材料。可选地，金属层包括具有n-型功函数的材料。利用化学机械抛光工艺平面化金属层，从而形成栅电极460。在化学机械抛光工艺期间，柱状部件480能够延迟抛光工艺以防止栅电极460中的凹陷。之后，利用例如此处描述的适合工艺形成触点240和275。要说明的是，可以使栅电极460经受另一抛光工艺，例如用于平面化n-型MOS晶体管的金属层的化学机械抛光工艺。柱状部件480再次用于延迟抛光工艺以防止栅电极460中的凹陷。此处描述的器件和工艺与传统集成电路器件和制造完全相容，并且因此，可以执行此处描述的器件和工艺而不需要额外的制造成本。正如上述，通过将此处所述的柱状部 件插在器件中，能够减少或消除电极(例如金属电极)中的凹陷。这能够改进器件性能，例如通过保持电极高度。进一步，柱状部件对器件性能的影响最小。不同的实施例具有不同的优势，并且不是每个实施例都必须具有特定优势。以上概述了多个实施例的特征以便本领域技术人员可以更好地理解本公开的多个方面。本领域技术人员应该认识到，可以容易地使用本公开作为设计或修改用于实现与在此介绍的实施例的目的和/或优点相同的其他工艺和结构的基础。本领域技术人员还应该认识到，这种等效结构不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，在此可以作出多种改变、替换和修改。
权利要求
1.一种集成电路器件，包括 设置在衬底上的栅结构； 设置在衬底中的源区和漏区，其中所述栅结构介于所述源区和所述漏区之间；以及 嵌入在所述栅结构中的至少一个柱状部件。
2.根据权利要求I所述的集成电路器件，其中所述柱状部件的顶部表面与所述栅结构的顶部表面基本在同一平面上， 其中所述柱状部件包括电介质部件，其中所述电介质部件包括层间介电层的一部分、间隔件、以及前述的组合之一，或者 其中所述电介质部件是氧化物部件。
3.根据权利要求I所述的集成电路器件，其中所述柱状部件的长度沿着与所述栅结构的长度基本垂直的方向延伸，并且所述柱状部件的宽度沿着与所述栅结构的宽度基本垂直的方向延伸， 其中所述源区和所述漏区之间的所述衬底中的所述栅结构下方限定了沟道，并且所述柱状部件的长度沿着平行于所述沟道的方向延伸。
4.根据权利要求I所述的集成电路器件，其中 所述栅结构包括设置在所述半导体衬底上方的栅介电层，以及设置在所述栅介电层上方的栅电极；以及 所述柱状部件延伸穿过所述栅介电层和所述栅电极， 其中在至少一个掺杂部件下方设置掺杂区。
5.一种晶体管，包括 栅堆叠件，所述栅堆叠件设置在半导体衬底上方； 源区和漏区，所述源区和所述漏区设置在所述衬底中，其中所述栅堆叠件介于所述源区和所述漏区之间；以及 电介质部件，所述电介质部件嵌入在所述栅堆叠件中，所述电介质部件的顶部表面与所述栅堆叠件的顶部表面基本在同一平面上。
6.根据权利要求5所述的晶体管，其中嵌入在所述栅堆叠件中的所述电介质部件延伸穿过所述栅堆叠件的栅电极和栅介电层，其中所述电介质部件的长度沿着与所述栅堆叠件的长度基本垂直的方向延伸，以及所述电介质部件的宽度沿着与所述栅堆叠件的宽度基本垂直的方向延伸，其中所述电介质部件包括氧化物材料。
7.一种方法，包括 提供半导体衬底； 在所述半导体衬底上方形成具有开口的栅堆叠件； 在所述栅堆叠件的所述开口中形成柱状部件；以及 利用金属层替换所述栅堆叠的伪层。
8.根据权利要求7所述的方法，其中在所述栅堆叠件的所述开口中形成所述柱状部件包括 形成用于所述栅堆叠件的间隔件，其中所述间隔件部分地填充所述开口 ；以及 在所述半导体衬底上方形成层间介电层，其中所述层间介电层填充所述开口。
9.根据权利要求7所述的方法，其中在所述半导体衬底上方形成具有开口的栅堆叠件包括 在半导体衬底上方形成栅介电层； 在所述栅介电层上方形成多晶硅层； 在所述多晶硅层上方形成硬掩模层； 图案化所述硬掩模层，其中所述图案化的硬掩模层露出部分所述多晶硅层；以及蚀刻所述露出的多晶硅层以及在所述露出的多晶硅层下面的所述栅介电层，以便余留的硬掩模层、多晶硅层、以及栅介电层中包括所述开口， 其中图案化所述硬掩模层包括 在所述硬掩模层上执行第一图案化工艺；以及 在所述硬掩模层上执行第二图案化工艺，其中所述第二图案化工艺限定所述栅堆叠件中的所述开口， 其中所述第二图案化工艺限定了所述开口，所述开口的长度沿着与所述栅堆叠件的长度垂直的方向延伸，并且所述开口的宽度沿着与所述栅堆叠件的宽度垂直的方向延伸。
10.根据权利要求9所述的方法，其中在所述栅堆叠件的开口中形成柱状部件包括在所述余留的硬掩模层、多晶硅层、以及栅介电层的所述开口中形成电介质部件， 其中利用金属层替换所述栅堆叠件的伪层包括利用所述金属层替换所述多晶硅层。
全文摘要
本公开提供了一种集成电路器件及其制造方法。在示例中，集成电路器件包括设置在衬底上方的栅结构；设置在衬底中的源区和漏区，其中栅结构介于源区和漏区之间；以及插在栅结构中的至少一个柱状部件。
文档编号H01L21/8232GK102832215SQ20121018036
公开日2012年12月19日 申请日期2012年6月1日 优先权日2011年6月16日
发明者庄学理, 朱鸣 申请人:台湾积体电路制造股份有限公司