半导体集成电路的利记博彩app

专利名称：：半导体集成电路的利记博彩app
技术领域：
：本发明涉及一种半导体集成电路，在该半导体集成电路中，在同一半导体基板上形成受保护电路和用于消除在受保护电路的电源线中产生的浪涌的保护电路。
背景技术：
：通常，对于诸如大规模集成电路(LSI)等半导体集成电路，随着半导体集成电路的小型化和电压的降低，保护具有特定功能的电路(以下称为内部电路或受保护电路)免受在内部电路的电源线中所产生的浪涌的影响的重要性与日俱增。作为在电源线中产生的浪涌的典型示例，已知的是静电放电(electrostaticdischarge,ESD)浪涌，ESD浪涌由于向电源线的外部端子静电放电而使电源线电压骤然上升。出于在ESD浪涌在外部端子处产生高电压脉冲时防止内部电路受到破坏的目的，将内部电路(受保护电路)与ESD保护元件或电路一起集成到半导体基板上。对于ESD保护元件或电路，已知的是栅极接地金属氧化物半导体(GGMOS)、闸流晶体管、电阻电容MOS(resister-capacitorMOS,RCM0S)等等。基于使用目的而相应使用各种ESD保护元件和电路。近年来，经常使用设计比较简单的具有RCMOS结构的保护电路。图I是具有RCMOS结构的ESD保护电路的电路结构图。图I是基于非专利文献(“C.A.Torresetal.,“Modular,Portable,andEasilySimulatedESDProtectionNetworksforAdvancedCMOSTechnologies,”ElectricalOverstress/ElectrostaticDischargeSymposium,September11-13.SymposiumProceedings,，，第81-94页和图I)所披露的技术内容的示图。以下将说明该电路的结构及操作。许多内部电路具有互补型MOS(CMOS)结构，而且具有图I所示RCMOS结构的ESD保护电路I包括电阻(R)和电容(C)的检测元件以及诸如反相器等CMOS电路，并其结构与内部电路6具有高的工艺相似性。如图I所示，ESD保护电路I具有电阻元件R、电容元件C、CMOS反相器电路4和连接在电源线2和基准电压线3之间的保护晶体管5。具体地，在ESD保护电路I中，MOS晶体管(以下称为保护晶体管)5布置在电源线2和基准电压线3之间，MOS晶体管5将ESD在电压线2中产生的高电压脉冲释放到基准电压线3。保护晶体管5的漏极和源极分别连接到电源线2和基准电压线3。此外，电阻元件R和电容元件C串联在电源线2和基准电压线3之间从而构成RC串联电路。此外，元件间节点连接到CMOS反相器电路4的输入端，CMOS反相器电路4的输出端连接到保护晶体管5的栅极。通过利用基于电阻元件R和电容元件C的时间常数对ESD保护电路I进行设计，使得ESD保护电路I不对电源线的正常电位上升、波动等产生反应。在有意地升高电源线2电位的情况下，例如在正常电源启动情况下，脉冲的上升速度小于ESD浪涌产生时的上升速度。因此，电阻元件R和电容元件C之间的连接节点的电位VRC的上升相对电源线2的电位上升不存在长的延迟。相比而言，如果将频率高于正常操作的脉冲(例如ESD浪涌)施加到电源线2，则RC串联电路中的电阻元件R和电容元件C之间的连接节点的电位VRC的上升相对电源线2的电位上升存在延迟。作为ESD代表模型的人体模型(humanbodymodel,HBM)中的电位上升在几百纳秒的极短时间内产生，将RC串联电路的时间常数确定成使得响应于上述高频率的电位上升的上述电位VRC的上升相对电源线2的电位上升存在延迟。如果电位VRC的上升相对电源线2的电位上升存在延迟，则只有在电位VRC达到CMOS反相器电路4的反相器的阈值之前的时段内，CMOS反相器电路4中产生的正脉冲才施加到保护晶体管5的栅极。因此，保护晶体管5只在由上述正脉冲界定的时间内处于导通状态，以将ESD浪涌从电源线2消除到基准电压线3。因此，连接在电源线2和基准电压线3之间的内部电路6免受ESD浪涌。当电位VRC达到CMOS反相器电路4的反相器的阈值时，施加到保护晶体管5栅极的正脉冲结束，从而使保护晶体管5瞬间关闭。由此，具有RCMOS结构的ESD保护电路通过检测电路(RC串联电路，其使用电阻(R)和电容(C))来检测ESD浪涌，并响应于该检测电路的检测结果将ESD浪涌立即从电源线消除。ESD在与电源线2连接的外部端子(VDD端子)2T处频繁出现。ESD还在于基准电压线3连接的外部端子(VSS端子)3T处出现，但是，基准电压线3通常在整个半导体集成电路中延伸以使半导体集成电路中的各个电路共同接地，并具有高的电容。因此，基准电压线3的电位不容易波动。因此，由于基准电压线3中产生的ESD引起的噪声而对电路操作产生的影响不如VDD—端产生的影响大。另一方面，可能在将半导体集成电路安装在电子装置中之后出现ESD。然而，由于ESD是由静电引起的放电，所以附近存在具有静电的物体(人体或安装设备)时ESD发生的可能性高。因此，在制造半导体集成电路和组装时，即在将半导体集成电路安装在例如电路板或称为内插板的封装板上时，确保ESD保护是很重要的。在安装时，存在如下工作首先将基准电压线3连接到例如地电位，并且电源线2处于浮动状态。例如，当将半导体集成电路接合到基板等时，存在可以将基准电压线3视为通过半导体基板接地的工作。如果在以上述方式仅将基准电压线3接地的单端接地情况下ESD浪涌从外部端子2T进入电源线2，则ESD浪涌可能导致内部电路6的击穿。由于ESD浪涌是高电压脉冲，所以图I所示的ESD保护电路I可能瞬间被该高电压偏置。在施加电源电压VDD的正常操作中，保护晶体管5通过MOS操作进行浪涌放电。另一方面，ESD浪涌电压还充当CMOS反相器电路4的驱动偏置源。反相器包括两个晶体管，即PMOS和NMOS晶体管。通常地，近乎中等电平的偏置电压等于反相器的反相操作的阈值。因此，在偏置电压未达到该阈值的期间内不能进行反相操作，因此存在操作延迟。在ESD浪涌电压充当反相器电路的驱动偏置源的情况下，仅在极短的时间内施加驱动偏置电压，因此反相器电路常常不工作。此外，在安装后的正常操作中还存在下述由截止泄漏电流弓I起功耗较大的缺陷。通常，期望图I所示的保护晶体管5与设置在内部电路6中的晶体管一起共同地形成，并且具有与沟道相同的导电类型。保护晶体管5需要具有更低的导通电阻以抑制钳位电压(clampvoltage)。为了降低导通电阻，保护晶体管5的栅极宽度和栅极长度不得不大于内部电路6中晶体管的栅极宽度和栅极长度。在此情况下，截止泄漏电流不可避免地变大，从而导致功耗增加。“钳位电压”是指保护晶体管5在操作时其源极和漏极之间的某一电压，该电压还施加到内部电路6。在降低内部电路6的操作电压的趋势下，该钳位电压也需要降低。然而，在目前，由于上述功耗存在瓶颈的问题，不能顺利地使钳位电压降低。因此，期望地是能够在不利用诸如栅极宽度和栅极长度等与钳位电压相关的参数的条件下降低截止泄漏电流。如果达到了上述目的，则能够共同地形成保护晶体管5和内部电路6。然而，目前还没有提出此项技术。
发明内容为此，本发明提出了一种半导体集成电路，该半导体集成电路的结构能够在上述安装过程中可靠地进行ESD保护。此外，从另一个角度，本发明提出了一种半导体集成电路，所述半导体集成电路的结构能够在不影响上述钳位电压的情况下通过用于消除泄漏电流的晶体管来减小截止泄漏电流。根据本发明的实施例，提供了一种半导体集成电路，所述半导体集成电路在同一半导体基板中包括第一电源线和第二电源线；受保护电路，所述受保护电路连接在所述第一电源线和所述第二电源线之间，并且被提供有电源电压；检测电路，所述检测电路检测在所述第一电源线中产生的浪涌；反相器电路，所述反相器电路包括一个反相器或多个彼此串联连接的反相器；及保护晶体管，所述保护晶体管连接在所述第一电源线和所述第二电源线之间，并且由所述检测电路的输出控制以将所述浪涌释放到所述第二电源线。在所述反相器电路中，输出连接到所述保护晶体管的控制节点的反相器连接在所述第一电源线和第三电源线之间，所述第三电源线不同于所述第一电源线和所述第二电源线。在该结构中，即使当第一电源线存在电位变化时，如果该电位变化速度(例如，电位上升速度)不是很快，则电阻元件和电容元件之间的元件间节点的电位基本跟随第一电源线的电位变化而变化。因此，保护晶体管没有被反相器电路的末级反相器导通。另一方面，如果第一电源线的电位变化速度如同施加浪涌时一样快，则由于电阻元件和电容元件的时间常数所确定的延迟，电阻元件和电容元件之间的元件间节点的电位上升之前的这段时间被延长。此时，保护晶体管仅在极短时间内被反相器电路导通，直到元件间节点的电位超过反相器电路的反相器的阈值。当元件间节点的电位超过反相器的阈值时，保护晶体管截止。因此，稍高的噪声从第一电源线被释放到第二电源线，从而使受保护电路没有被该闻电压噪声击穿。在本发明的实施例中，反相器电路包括一个或多个反相器。在本发明的实施例中，如果反相器的数目是一个，则该反相器连接在第一电源线和第三电源线之间。如果反相器电路包括多个反相器，则末级的反相器连接在第一电源线和第三电源线之间。即，第三电源线设置成末级的反相器的专用电源线，从而末级的反相器与也用作受保护电路的公共电压线的第二电源线分离。例如，在组装时，在许多情况下，第一电源线处于开路状态而第二电源线的电位固定。如果浪涌在上述单端固定的状态下产生于第一电源线，则响应于该浪涌的产生，在电阻元件和电容元件之间的元件间节点处出现电位变化。此时，如果不采用本发明实施例，则在第二电源线的电位固定的基础上，所有反相器均被施加到第一电源线的噪声电压偏置。因此，在反相器电路中引起了大的延迟，从而在一些情况下导致保护晶体管不导通。相比而言，根据上述应用有本发明实施例的结构，末级反相器连接于第三电源线和第一电源线之间，且第三电源线在组装中设定为开路。即，末级反相器不是连接到第二电源线而是连接到第三电源线，第二电源线电位固定或具有高的布线电容从而使电位不易变化。因此，改善了受到延迟影响最大的末级反相器的响应。因此，在第一电源线处于开路状态的组装等中，反相器电路进行正常操作，并确保从第一电源线中消除浪涌。在组装后的产品的正常操作中存在以下优点。可以为第三电源线设定独立于第二电源线的电压。因此，对于第三电源线，可以设定如下电压该电压用于确保关闭沟道，使得在保护晶体管处于截止状态时可以忽略泄漏电流。例如，如果保护晶体管的沟道导电型为N型，则上述电压使用优选负电压。此时，末级反相器中的位于第三电源线一侧的晶体管导通，从而末级反相器进行操作以将第三电源线的施加电压(如负电压)传送到泄漏电流消除晶体管的控制节点。因此，减小了截止泄漏电流的量。本发明的实施例提供的半导体集成电路能够在安装时提供保护，并能够在安装后的正常操作中不影响钳位电压的情况下减小保护晶体管的截止泄漏电流。图I是具有与本发明实施例相关的RCMOS结构的ESD保护电路的结构图，并用于说明相关技术；图2是ESD保护电路的电路结构图；图3是末级反相器的操作的示意图；图4A图4D是用于模拟本发明技术效果的电路图及模拟结果；图5是表示N型MOS晶体管的栅极电压与漏极电流之间关系的特性曲线；图6是表示负电压(-VS)设定为-0.5V时与图5相同的特性曲线；具体实施例方式在下文中，通过参照附图以具有ESD保护电路的半导体集成电路作为代表性示例来说明本发明的具有保护电路的半导体集成电路。将以下顺序进行说明。I、第一实施例保护电路的电路结构保护电路的操作截止泄漏电流的减小2、变形例I、第一实施例保护电路的电路结构图2示出了本发明的ESD保护电路的电路结构。图2是通过将图I所示的反相器电路符号替换为具体晶体管结构所得到的图。而且，在图2中，类似于图1，还布置有诸如VDD端子2T和VSS端子3T等外部端子。然而，省略了这些外部端子的图形表示。此外，还布置有连接到电源线2和基准电压线3并接收供电的内部电路(受保护电路)6。上述电路结构集成在同一半导体基板中，从而形成了半导体集成电路。具有图2所示RCMOS结构的ESD保护电路I具有作为“第一电源线”的电源线2和作为“第二电源线”的一个示例的基准电压线3，电源线2连接到VDD端子(图I中的符号2T)，基准电压线3连接到例如VSS端子(图I中的符号3T)。电源电压VDD施加在电源线2和基准电压线3之间。还布置有连接到电源线2和基准电压线3并被提供有电源电压VDD的内部电路(保护电路)6。除了连接到电源线2和基准电压线3的内部电路6之外的所有电路元件构成了ESD保护电路I，ESD保护电路I的保护目标是内部电路6。在ESD保护电路I中，电阻元件R、电容元件C、CM0S反相器电路4和保护晶体管5设置在电源线2和基准电压线3之间。在本实施例中，保护晶体管5的沟道导电型是N型。保护晶体管5的漏极连接到电源线2，源极连接到基准电压线3。此外，保护晶体管5的基板区域(如P型阱)电短接到源极。尽管对于稳定工作而言是期望的，但上述结构不是必须的。保护晶体管5具有以下功能将ESD通过VDD端子2T在电源线2中产生的例如高的正电压脉冲(如ESD浪涌)释放到基准电压线3。通过串联电阻元件R和电容元件C所得到的RC串联电路(检测电路)连接在电源线2和基准电压线3之间。在该检测电路中，电阻元件R和电容元件C之间的连接节点连接到CMOS反相器电路4的输入端。在本实施例中，电阻元件R连接到电源线2，且电容元件C连接到基准电压线3，这是出于消除在电源线2中产生的上述高的正电压脉冲的目的。当在电源线2中产生高的正电压脉冲(ESD浪涌)时，电阻元件R和电容元件C之间的连接节点的电位VRC变化。CMOS反相器电路4基于RC元件之间的电位VRC的上述变化来控制保护晶体管5的控制电极(栅极)。CMOS反相器电路4具有一个或多个反相器。图2中示出了三级结构。每个反相器具有串联连接在电源线2和基准电压线3之间的PMOS晶体管4P和NMOS晶体管4N。在第一级反相器Invl中，PMOS晶体管4P和NMOS晶体管4N的共用栅极连接到电阻元件R和电容元件C之间的节点。PMOS晶体管4P和NMOS晶体管4N的共用漏极连接到次级反相器Inv2的输入端。次级和末级反相器Inv2和Inv3的结构类似。末级反相器Inv3的输出端连接到保护晶体管5的栅极(控制电极)。在本实施例中，只在末级反相器Inv3中，NMOS晶体管4N的源极连接到不同于基准电压线3(第二电源线)的第三电源线7。第三电源线7在本示例中是用于提供负电压(-VS)的线，其可以连接到外部端子(-VS端子)(未图示)。如果内部电路6是使用相同负电压(-VS)的电路，则ESD保护电路I优选地与内部电路6共用第三电源线7。如果负电压(-VS)是由半导体集成电路中的例如电源电压(VDD)产生的，则其外部端子不是必须的。保护电路的操作以下将说明上述ESD保护电路I的更具体的操作。ESD保护电路I的操作需要在如下情形下满足要求与上述简要中所述的操作相对应的下述示例(I)和(2)所示的两种情形；以及第三种示例(3)所示的在组装或基板安装时的情形。(I)在正常操作中(未施加浪涌)上述“在正常操作中(未施加浪涌)”是指如下操作状态尽管假定在正常操作中电源线的电位存在变化，但足以使保护晶体管5导通的浪涌没有施加到电源线。假定存在的电源线的电位变化是指电源启动和电源开路时的电位变化，这些电位变化是由电路操作引起的电源线电位的小幅波动。当电源线2(第一电源线)保持在电源电压VDD时，图2所示的电容元件C处于高阻抗状态，因此元件间节点的电位VRC基本上为H(VDD)电平。该H电平施加到三个反相器中的第一级反相器Invl的输入端，因此该反相器的输出为L(VSS)电平。第一反相器Invl的上述输出(L电平)决定了次级和末级反相器Inv2和Inv3各自的输出。因此，各个电位电平依次为H(VRC)—Klnvl的输出)—H(Inv2的输出)—L(Inv3的输出)。此时，保护晶体管5的栅极处于L(VSS)电平，因而保护晶体管5的沟道关闭。因此，没有电流从被施加有电源电压VDD的电源线2流向被施加有基准电压VSS的基准电压线3。在本发明中，第三电源线7的电压可以设定成独立于第二电源线(基准电压线3)，从而减小了保护晶体管5的截止泄漏电流。例如，在本示例中，将负电压(-VS)提供到第三电源线7。在此情况下，当末级反相器Inv3操作时，末级反相器Inv3中的NMOS晶体管4N导通，从而将负电压(-VS)施加到保护晶体管5的栅极。与未应用本发明技术而是将基准电压VSS(通常为0V)施加到保护晶体管5的情况相比，在负电压(-VS)施加到保护晶体管5时，极大地降低了保护晶体管5的截止泄漏电流。以下将分别说明截止电流的减小。另一方面，当电源线2保持在基准电压(例如GND)时，保护晶体管5的源极和漏极之间没有施加偏置电压，因此保护晶体管5没有导通。在正常操作中电源启动时，电源线2的电位从L转变为H。然而，在电源线2的电位上升比浪涌的上升缓慢(速度低)的情况下，电位VRC基本上跟随电源线2的电位上升而上升，因此保护晶体管5没有导通。(2)当施加浪涌时如果ESD浪涌在外部端子(VDD端子)处产生并进入电源线2，则电容元件C仅在极短时间内转变成低阻抗状态。因此，放电电流由于类似于电容的高频脉冲输入的效应而流向电容元件C。因此，出现由电容元件C和电阻元件R的时间常数确定的延迟，从而电位VRC的上升相对于电源线2的电位上升具有延迟。因此，仅在从电源线2的电位上升且偏置电压开始施加到保护晶体管5的时刻起到电位VRC到达第一级反相器Invl的阈值电压的时刻之间的极短时间内，保护晶体管5导通。更具体地，末级反相器Inv3的输入变为L电平。因此，反相器Inv3中的PMOS晶体管4P的沟道打开，从而变成导电状态，而NMOS晶体管4N的沟道关闭，从而变成非导电状态。因此，末级反相器Inv3将H电平(VDD电平)输出到保护晶体管5的栅极。因此，保护晶体管5的栅极电位仅在极短时间内变为H电平。因此，保护晶体管5的沟道打开，从而使ESD浪涌从电源线2流向基准电压线3。以上是ESD保护电路在正常操作中发挥作用时的操作。(3)当ESD浪涌在组装工作中进入时在组装工作中，在多数情况下，通常仅将基准电压线3连接到基准电位(如GND)以作为静电保护措施。另一方面，与电源线2耦合的线中不存在任何线连接到电源电压VDD的外部端子(VDD端子)。此时，电源没有被提供到各个反相器，因此保护晶体管5的栅极电位处于不确定的(如浮动)状态。第三电源线7的电位也处于浮动状态。当从外部提供负电压时，不存在任何线连接到其外部端子，即(-VS)端子。另外，当在内部产生负功率时，不存在用于固定第三电源线7的电位，这是因为功率没有提供到电源电路以产生负电源。如果ESD浪涌在此状态下突然进入VDD端子，则三个反相器和保护晶体管5通过使用ESD浪涌作为电源电压VDD的替代仅在极短时间内变为可操作状态。以下将讨论没有应用本发明技术的情况，即末级反相器Inv3的与低电位电源连接的一侧(以下，称为源极侧)连接到基准电压线3的情况。此时，三个反相器通过将在短时间内施加的ESD浪涌用作偏置源(电源)来进行操作。然而，由于供电时间短，所以较晚地接收电位变化的末级反相器更难于进行反相。因此，CMOS反相器电路4不能整体地正常操作，从而在一些情况下保护晶体管5不能有效地导通。相比而言，在本发明中，末级反相器Inv3的源极侧连接到处于开路状态的第三电源线7。因此，与源极电位被基准电压线3固定的其他反相器相比，末级反相器Inv3具有较低的反相器阈值电压，从而在ESD浪涌的短时间供电的情况下立即进行反相操作。在本发明中，以此方式，末级反相器Inv3的源极侧设定为电位开路，其中末级反相器Inv3在向第一级反相器的输入到其反相操作之间具有最长时间，且受延迟的影响最大。因此，改善了末级反相器Inv3的响应。在本发明中，以上述方式，通过仅增强末级反相器Inv3的响应能力使CMOS反相器电路4可以正确地操作，并由此确保了CMOS反相器电路4的正常操作。因此，即使在组装中，也能使保护晶体管5仅在极短时间内导通，从而能够消除ESD浪涌。图3是表示CMOS反相器电路4中各个反相器的输入端和输出端的电位变化的电路图。为了使各个反相器以上述方式正确地操作，电位电平的反相转变以如下方式进行图3所示的元件间节点的电位VRC与保护晶体管5的栅极电位之间的排列是L—H—L—H。然而，由于这三个反相器接收同一ESD浪涌脉冲的供电，因此级数越往后的反相器越不容易进行反相操作。在本发明中，最不容易进行反相的末级反相器Inv3的源极侧设定为电位开路，从而降低了该反相器的反相操作的阈值电压(使阈值电压向容易进行反相的方向改变)。因此，确保了末级反相器Inv3的输出为H从而确保了保护晶体管5仅在该H时段内导通，从而使ESD浪涌脉冲的消除电流I流向保护晶体管5。图4A至图4D示出了将末级反相器Inv3的源极侧电位固定时与将该源极侧设定为开路时之间的响应差异的模拟结果。在图4A至图4D中，图4A是将源极侧电位固定时的电路图，图4B是通过该电路的操作模拟获得的电位变化的曲线图。此外，图4C是将源极侧设定为开路时的电路图，图4D是通过该电路的操作模拟获得的电位变化的曲线图。在该电路模拟中，所使用的电路具有两级结构，该结构是能够用于理解将源极侧电位固定时与将源极侧设定为开路时之间的响应差异所需的最小结构，这是因为响应差异不取决于反相器的级数。在图4C中，末级反相器的源极侧上的NMOS晶体管替换为用于电路稳定操作的高电阻。当将NMOS晶体管的源极侧的电位设定为开路时，该NMOS晶体管与操作无关，因此它可以替换为与开路状态等效的高电阻(100MQ)。在图4B和图4D中，符号ND0、ND1和ND2分别表示第一级的输入节点的电位、第一级与末级之间的级间节点的电位和末级的输出节点的电位的转变曲线。由图4B和图4D的对比可见，通过将末级反相器的源极侧的点位设定为开路，明显改善了从第一级(NDO)的输入节点的电位上升到末级(ND2)的输出节点的电位上升之间的跟踪(响应)。这是由于通过将反相器的源极侧设定为开路而促进了反相器的反相操作。本发明通过改善上述响应能够确保在组装时进行ESD浪涌保护操作。截止泄漏电流的减小接着，将对上述情况(I)的正常操作中的截止泄漏电流的减小进行说明。在具有RCMOS结构的ESD保护电路I中，在正常操作中，当图2所示的保护晶体管5由作为栅极电位的基准电压VSS(如0V)驱动时，保护晶体管5的栅极处于截止状态，且其沟道被关闭。然而，在保护晶体管5的源极和漏极之间流过被称作截止泄漏电流的微弱电流。通常，保护晶体管5的尺寸(栅极宽度)可以使更大的电流流过，因此从功耗方面来讲不能忽略该截止泄漏电流。图5示出了典型N型MOS晶体管的栅极电压(Vgate)与漏极电流(Idrain)之间关系的特性曲线。如图5所示，当VG为OV时，流过图示大小的电流。在此示例中，根据曲线得知每单位栅极宽度(IUm)产生了约小于0.InA的截止泄漏电流。为了减小该截止泄漏电流，在本实施例中，只有末级反相器Inv3的NMOS晶体管4N的源极被小于基准电压VSS的负电压(-VS)偏置。在正常操作中，末级反相器Inv3的输入处于H电平。因此，包含在反相器Inv3中的NMOS晶体管4N的沟道处于打开状态，而PMOS晶体管4P的沟道关闭。如果NMOS晶体管4N的导通电阻小到可以忽略，那么反相器Inv3的输出为上述负电压(-VS)本身。同样，当NMOS晶体管4N的导通电阻不能忽略时，如果将上述负电压(-VS)被设定为充分低于基准电压VSS，则能够有效降低保护晶体管5的截止泄漏电流。除了上述负电压(-VS)设定为-0.5V之外，图6示出了与图5相同的特性曲线。如图6所示，即使通过将上述负电压(-VS)设定为比基准电压VSS(=0V)小0.5V时，保护晶体管5的截止泄漏电流仍降低了约5个数量级。因此，通过施加上述负电压能够有效降低截止泄漏电流。2、变形例上述电路结构不限于上述说明。例如，上述说明是基于ESD浪涌为正脉冲电压的假设。如果ESD浪涌是负的，则通过将电阻元件R和电容元件C位置互换并将保护晶体管5从具有N型沟道的晶体管改变成具有P型沟道的晶体管也可以获得合适的结构。然而,在用于消除正的ESD浪涌的图I的电路或用于消除负的ESD浪涌的本变形例的电路中，也能够消除相反极性的ESD浪涌。例如，假定在图I的电路中，在电源线2中产生了负的ESD浪涌。该负浪涌使保护晶体管5的高电位电源侧上的PN结二极管(S卩，N型漏极杂质区域和P型基板区域(如P阱区域)之间的PN结)正向偏置。因此，该负的ESD浪涌通过此正向偏置的PN结二极管瞬间从电源线2释放到基准电压线3。类似地，在使用P型晶体管作为保护晶体管5的本变形例的电路中，由于连接到电源线2的高电位电源侧上的PN结二极管被正向偏置而导通，因此正的ESD浪涌瞬间从电源线2释放到基准电压线3。在上述情况下，期望的是CMOS反相器电路4中的反相器的级数设定为I或大于I的奇数。然而，在图I的电路中主要进行正浪涌的消除以及在本变形例中主要进行负浪涌的消除的情况下，也可以将反相器的级数设定为偶数。在此情况下，在图I电路中使用P型晶体管作为保护晶体管5，而在本变形例中使用N型晶体管作为保护晶体管5。电阻元件R不一定必须是电阻本身，还可以是作为阻抗的任何元件，只要其可以被视为电阻。上述情况同样适用于电容元件C。电容元件C不一定必须是电容本身，还可以是作为阻抗的任何元件，只要其可以被视为电容。在上述说明中，采用负电压作为施加到第三电源线7的电压。这是因为上述说明是基于正电压施加到电源线2而基准电压线3接地的假设。因此，供电类型不必是VDD、VSS和负电源这三种类型。也可以使用具有以下三种类型的电位高电位、中等电位和低电位。在此情况下,在第一电源线和第三电源线之间施加的电压的差值应该大于在第一电源线和第二电源线之间施加的电压的差值。此外，尽管上述说明是安装和组装时的有关效果，然而本实施例在晶片制造时也提供了ESD保护的有益效果。在晶片制造步骤中，在例如进行颗粒检查(pelletcheck,PC)时的测试中，基板背表面等接地并进行一些类型的ESD保护测试。在此情况下，在安装过程中进行类似于上述ESD保护的ESD保护。根据上述实施例，能够在封装时、在基板上的安装时以及在晶片制造时确保进行ESD保护。此外，在正常操作中，可以在不改变诸如栅极长度和栅极宽度等影响钳位电压的元件参数的条件下，容易地减小保护晶体管的截止泄漏电流。如果改变诸如栅极长度和栅极宽度等元件参数，那么需要重新设计器件。相比而言，在本实施例中，增加第三电源线就足够了，从而仅通过改变相关技术中的一部分布线而获得了所期望的结构。例如，可以仅通过以下改变来获得上述显著效果末级反相器的NMOS晶体管的源极不连接到VSS线(如地线)而是连接到新设置的负电源线(第三电源线)。由于通过如同图6所示轻微改变电压来大幅减小泄漏电流，所以保护晶体管的栅极长度和栅极宽度可以等于或接近于内部电路中具有相同导电型的晶体管的栅极长度和栅极宽度。由于保护晶体管应具有略大的电流驱动能力，所以其栅极宽度可以设置成较大。然而，栅极长度、沟道浓度和其他杂质浓度等可以设定为与内部电路中的晶体管相同。因此，N型保护晶体管、反相器的N型晶体管和内部电路的N型晶体管可以一同形成在内部电路的P阱中。此外，还可以分别使用薄膜晶体管和金属-绝缘体-金属(metal-insulator-metal,MIM)电容作为电阻元件和电容元件，并将它们埋入内部电路的多层布线层中，从而进一步提高ESD保护电路与内部电路的集成度。本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。权利要求1.一种半导体集成电路，所述半导体集成电路在同一半导体基板中包括第一电源线和第二电源线；受保护电路，所述受保护电路连接在所述第一电源线和所述第二电源线之间，并且被提供有电源电压；检测电路，所述检测电路检测在所述第一电源线中产生的浪涌；反相器电路，所述反相器电路包括一个反相器或多个彼此串联连接的反相器；及保护晶体管，所述保护晶体管连接在所述第一电源线和所述第二电源线之间，并且受到所述检测电路的输出控制以将所述浪涌释放到所述第二电源线，其中，在所述反相器电路中，输出连接到所述保护晶体管的控制节点的反相器连接在所述第一电源线和第三电源线之间，所述第三电源线不同于所述第一电源线和所述第二电源线。2.如权利要求I所述的半导体集成电路，其中，所述反相器电路包括多个反相器，以及末级的反相器连接在所述第三电源线和所述第一电源线之间，其它反相器连接在所述第一电源线和所述第二电源线之间。3.如权利要求I所述的半导体集成电路，其中，提供到所述第三电源线的电压与提供到所述第一电源线的电压之间的电压差大于提供在所述第一电源线与所述第二电源线之间的所述电源电压。4.如权利要求3所述的半导体集成电路，其中，向出现噪声的所述第一电源线提供正电压；向所述第二电源线提供接地电压；以及向所述第三电源线提供负电压。5.如权利要求4所述的半导体集成电路，其中，所述反相器的级数是奇数，且所述保护晶体管的沟道导电型是N型。6.如权利要求5所述的半导体集成电路，其中，所述保护晶体管形成在所述半导体基板的形成有所述受保护电路的晶体管的阱区域中，所述保护晶体管的沟道导电型与所述受保护电路的晶体管的沟道导电型相同。7.如权利要求6所述的半导体集成电路，其中，所述受保护电路是使用负电源的电路，以及所述受保护电路共用所述第三电源线作为负电源线。8.如权利要求4所述的半导体集成电路，其中，所述反相器的级数是偶数，且所述保护晶体管的沟道导电型是P型。9.如权利要求8所述的半导体集成电路，其中，所述保护晶体管形成在所述半导体基板的形成有所述受保护电路的晶体管的阱区域中，所述保护晶体管的沟道导电型与所述受保护电路的晶体管的沟道导电型相同。10.如权利要求9所述的半导体集成电路，其中，所述受保护电路是使用负电源的电路，以及所述受保护电路共用所述第三电源线作为负电源线。11.如权利要求1-10中任一项所述的半导体集成电路，其中，所述检测电路串联连接有电阻元件和电容元件，所述电阻元件连接到所述第一电源线，所述电容元件连接到所述第二电源线，以及响应于在所述第一电源线中出现的正噪声，所述检测电路使所述电阻元件和所述电容元件之间的连接节点对所述反相器的输入发生电位变化。12.如权利要求11所述的半导体集成电路，其中，所述第一电源线、所述第二电源线和所述第三电源线中每一者连接到从外部施加有不同电压的外部端子。13.如权利要求1-10中任一项所述的半导体集成电路，其中，所述检测电路串联连接有电容元件和电阻元件，所述电容元件连接到所述第一电源线，所述电阻元件连接到所述第二电源线，以及响应于在所述第一电源线中出现的负噪声，所述检测电路使所述电阻元件和所述电容元件之间的连接节点对所述反相器的输入发生电位变化。14.如权利要求13所述的半导体集成电路，其中，所述第一电源线、所述第二电源线和所述第三电源线中每一者连接到从外部施加有不同电压的外部端子。全文摘要本发明涉及一种半导体集成电路。半导体集成电路在同一半导体基板中包括第一和第二电源线；受保护电路，其连接在第一和第二电源线之间，并且被提供有电源电压；检测电路，其检测在第一电源线中产生的浪涌；反相器电路，其包括一个反相器或多个彼此串联连接的反相器；及保护晶体管，其连接在第一和第二电源线之间，并且受到检测电路的输出控制以将浪涌释放到第二电源线。在反相器电路中，输出连接到保护晶体管的控制节点的反相器连接在第一和第三电源线之间，第三电源线不同于第一和第二电源线。本发明提供的半导体集成电路能够在安装时提供保护，并能够在安装后的正常操作中不影响钳位电压的情况下减小保护晶体管的截止泄漏电流。文档编号H01L27/02GK102820292SQ20121017230公开日2012年12月12日申请日期2012年5月29日优先权日2011年6月6日发明者巽孝明申请人:索尼公司