专利名称：半导体元件的制造方法及半导体元件的利记博彩app
技术领域：
本发明涉及一种记忆元件的制造方法，特别是涉及一种以氧化物致密化处理多晶娃层间介电层(interpoly dielectric, IPD)来增进可靠度的半导体元件的制造方法及半导体元件。
背景技术：
在本领域中，非挥发性记忆元件，例如可抹除可编程只读记忆体(EPROM)、电性可抹除可编程只读记忆体(EEPROM)及快闪抹除可编程只读记忆体(flash EPROM)(例如:NAND/N0R型快闪记忆体)为人们所熟知。一般而言，非挥发性记忆体包括作为储存单元的一组晶体管。每个晶体管包括源极或漏极，其形成于n型或p型半导体基底的表面上；绝缘层，其形成于源极及漏极之间的半导体基底的表面上的；浮置栅极，其设置于绝缘层上用以保持电荷；绝缘介电层，其形成于浮置栅极上，用来与浮置栅极绝缘，并藉此使浮置栅极留住电荷；以及控制栅极，其设置于绝缘介电层上。当浮置栅极及控制栅极都以多晶娃制成时，位于这两层之间的绝缘介电层有时称为多晶娃层间介电层。多晶娃层间介电层可以不是氧化物(例如:氧化硅)，但其材料经常是氧化物/氮化物/氧化物复合层(0N0composite)。
二进位资料的一个位元是以高或低准位电荷储存于每个记忆胞的浮置栅，其中高准位电荷对应到第一资料值(例如I)，低准位电荷对应到第二资料值(例如0)。由于储存于浮置栅极中的资料值是储存于浮置栅极的电荷的大小的函数，因此，浮置栅极的电荷损失或增加将会改变储存于记忆单元中的资料值。因此，对非挥发性记忆元件的运作来说，每个浮置栅极能长期保存电荷是非常重要的。
浮置栅极保存电荷的能力主要取决于用来与浮置栅极绝缘的多晶硅层间介电层。为了防止电荷损失，此多晶硅层间介电层必须具有高崩溃电压。例如，在程序化时，在浮置栅极施以高电位，多晶硅层间介电层必须具有够高的崩溃电压以阻止电子从浮置栅极移动到控制栅极。
当电荷注入浮置栅极时，多晶硅层间介电层必须能避免电荷从浮置栅极泄漏。电荷泄漏的发生通常是因为介电层中具有缺陷。因此多晶硅层间介电层具有高度的结构完整性是非常重要的，而高度的结构完整性一般是与孔洞的低浓度相关。
电荷以许多方式转移至浮置栅极,例如雪崩型注入(avalanche injection)、通道注入(channel injection)、及傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)。一般较佳的情况为:记忆元件在浮置栅极及控制栅极之间具有高栅极耦合比(gate couplingratio, GCR)。栅极耦合比是浮置栅极及控制栅极之间的电容函数，因此与多晶硅层间介电层的厚度有关。为使栅极耦合比最大化，元件产生的热量最小化，较佳的是将多晶硅层间介电层的厚度最小化。然而，随着多晶硅层间介电层厚度的减少，例如薄化的多晶硅层间介电层，因为介电层中的缺陷而造成的电荷泄漏通常会增加。
由此可见，上述现有的半导体元件的制造方法及半导体元件在制造方法、产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件的制造方法及半导体元件，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的半导体元件的制造方法及半导体元件存在的缺陷，而提供一种新的半导体元件的制造方法及半导体元件，所要解决的技术问题是使其通过对绝缘介电层进行氧化物致密化处理，以提高其可靠度，实现了在不增加介电层的物理厚度及电性厚度的基础上改善介电层的品质，非常适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件的制造方法。此方法包括提供基底，并在基底上形成第一导体层。此方法也包括在第一导体层上形成间介电层。关于形成此介电层的步骤，包括形成氧化物致密化氧化硅层，以及在介电层上形成第二导体层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体元件的制造方法，其中所述氧化物致密化氧化硅层的氧对硅的比值为1.5至2.5之间。前述的半导体元件的制造方法，其中形成氧化物致密化氧化硅层的方法可包括形成氧化硅层，并对氧化硅层进行氧化物致密化处理，以形成氧化物致密化氧化硅层。前述的半导体元件的制造方法，其中所述氧化硅层是以低压化学气相沉积或原子层沉积，或由自由基氧化物形成。前述的半导体元件的制造方法，其中对氧化硅层进行氧化物致密化处理包括例如使用射频(RF)或微波源，对氧化硅层进行等离子体氧化处理。在一范例中，上述氧化硅层是在700°C或低于700°C下，进行等离子体氧化处理。在一范例中，氧化物致密化氧化硅层的厚度约在15埃至50埃之间。前述的半导体元件的制造方法，其中可在基底上形成绝缘层，并在绝缘层上形成第一导体层。在一范例中，氧化硅层为第一氧化硅层，而氧化物致密化氧化硅层为第一氧化物致密化氧化硅层。在此范例中，形成介电层的步骤可进一步包括在第一氧化物致密化氧化硅层上形成第二氧化硅层，并对第二氧化硅层进行氧化物致密化处理，以形成第二氧化物致密化氧化硅层。更进一步来说，形成介电层的步骤可包括在第一氧化物致密化氧化硅层上形成氮化硅层，并在氮化硅层上形成第二氧化硅层。在许多范例中，第一氧化物致密化氧化硅层的厚度为约15埃至50埃之间，而第二氧化物致密化氧化硅层的厚度为约30埃至80埃之间。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，其包括:一半导体基底；一第一导体层，形成在所述基底上；一介电层，形成在所述第一导体层上，其中所述介电层包括氧化物致密化氧化硅层；以及一第二导体层，形成在所述介电层上。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中所述氧化物致密化氧化硅层的氧对硅的比值为1.5至2.5之间。
前述的半导体元件，其中所述氧化物致密化氧化硅层包括经过等离子体氧化处理的氧化硅层以形成上述氧化物致密化氧化硅层。
前述的半导体元件，其中所述氧化物致密化氧化硅层已以射频或微波源进行等离子体氧化处理。
前述的半导体元件，其中所述氧化物致密化氧化硅层以700°C或700°C以下的温度进行等离子体氧化处理。
前述的半导体元件，其中所述氧化硅层包括以低压化学气相沉积或原子层沉积，或由自由基氧化物形成的氧化硅层。
前述的半导体元件，其中所述氧化物致密化氧化硅层的厚度为15埃至50埃之间。
前述的半导体元件，还包括:一绝缘层，形成在所述半导体基底上，所述第一导体层形成在所述绝缘层上。
前述的半导体元件，其中所述氧化物致密化氧化硅层为一第一氧化物致密化氧化硅层，而其中所述介电层还包括:一第二氧化物致密化氧化硅层，形成在所述第一氧化物致密化氧化硅层上。
前述的半导体元件，其中所述介电还包括氮化硅层，形成在所述第一氧化物致密化氧化硅层上，所述第二氧化硅层形成于所述氮化硅层上。
前述的半导体元件，其中所述第一氧化物致密化氧化硅层的厚度为15埃到50埃之间，而所述第二氧化物致密化氧化硅层的厚度为30埃到80埃之间。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体兀件，其包括基底、第一导体层、多晶娃层间介电层以及第二导体层。第一导体层位于基底上。多晶娃层间介电层位于第一导体层上，其中多晶娃层间介电层包括氧化娃层，且氧化娃层的氧对娃(0/Si)的比值为1.5至2.5之间。第二导体层位于多晶娃层间介电层上。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件的制造方法及半导体元件至少具有下列优点及有益效果:本发明提供的一种制造记忆元件的方法，包括对位于浮置栅极及控制栅极之间的绝缘介电层(例如:多晶硅层间介电层)进行氧化物致密化处理，以提高可靠度。根据此方法的例示性实施例可不增加介电层的物理厚度及电性厚度而改善介电层的品质。在一范例中，可在相对低的温度下，以等离子体氧化工艺来进行氧化物致密化处理，藉以在元件缩小时达到热预算要求。此方法也可在不牺牲元件可靠度的情况下，允许介电层持续缩小至达到栅极耦合比要求。
综上所述，本发明是有关于一种半导体元件的制造方法及半导体元件。此方法包括提供半导体基底，并在此基底上形成第一导体层。在一范例中，在此半导体基底上形成绝缘层，并在此绝缘层上形成前述的第一导体层。此方法也包括在前述第一导体层上形成导体层间介电层。关于此导体层间介电层，其形成的步骤包括形成氧化硅层，并对此氧化硅层进行氧化物致密化处理，以形成氧化物致密化氧化硅层。而前述方法也包括在此导体层间介电层上形成第二导体层。同时本发明还提供了一种以此方法制造的半导体元件。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1a至图1g是依照本发明的一例示性实施例所绘示的一种制造半导体元件的方法的剖面示意图。图2是依据本发明的实施例所绘示的各种多晶硅层间介电层结构的等效氧化物厚度的比较图，其中的两种结构进行了等离子体氧化。图3及图4分别是依据本发明的实施例所绘示的两种多晶硅层间介电层结构的保持能力及耐受性的比较图，其中一种多晶硅层间介电层进行了等离子体氧化。10:半导体基底12:源极14:漏极16:绝缘层18:浮置栅极20:第一氧化硅层20’:第一氧化物致密化氧化硅层22:氮化硅层24:第二氧化硅层24’:第二氧化物致密化氧化硅层26:控制栅极
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件的制造方法及半导体元件其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表不。请参阅图1a至图1g所示,是依照本发明的一例示性实施例所绘示的一种制造半导体元件的方法的剖面示意图(范例及例示性或类似用语在本文中皆用以指范例、例子、或绘示)。此半导体元件可为非挥发性记忆元件，例如可抹除可编程只读记忆体、电性可抹除可编程只读记忆体、快闪抹除可编程只读记忆体(例如:NAND/N0R型快闪记忆体)、电荷陷入(charge-trapping)记忆体、埋入式记忆体、或其他类似元件。然而应理解，此半导体记忆元件可以是可通过致密化处理元件的一或多层氧化物以解决其热预算及电性厚度问题的其他种类元件。如图1a所示，提供一个可用来形成一个或多个主动元件的η型或P型半导体基底
10。在形成的半导体元件为非挥发性记忆元件的范例中，可在基底形成扩散区域。在许多范例中，根据基底类型，扩散区域可为η型或P型扩散区域。如图所示，此扩散区域可作为源极12以及漏极14。
在基底10上形成或沉积绝缘层16，此绝缘层16例如是穿隧氧化层。在穿隧氧化层上形成第一导体层，此第一导体层可作为浮置栅极18。在本实施例中，第一导体层为多晶硅层。在浮置栅极18上形成绝缘介电层，以使浮置栅极18与后续形成的控制栅绝缘。绝缘介电层可指多晶硅层间介电层，且可由氧化硅形成或包括氧化硅。在一例示性实施例中，多晶硅层间介电层可由氧化物/氮化物/氧化物复合层形成。在此范例中，此多晶硅层间介电层可包括形成在浮置栅极上的第一氧化硅层20，如图1b所示。第一氧化硅层20可以一些不同的任意方式来形成。例如，第一氧化硅层20可以以低压化学气相沉积(low-pressure chemical vapor deposition, LPCVD)来形成，例如在氧化物沉积时使用四乙氧基娃烧(tera ethyl ortho silicate,TE0S)、高温沉积氧化物(high-temperature deposited oxide,HT0)、或其他类似物质。在其他范例中，第一氧化娃层20可以以临场蒸气产生(in-situ steam generation, ISSG)、原子层沉积(atomic layerdeposition, ALD)、或其他类似方式形成。而在一范例中，第一氧化硅层20可以以自由基氧化物来形成。如图1c所示，对第一氧化硅层20进行氧化物致密化处理，以形成第一氧化物致密化氧化硅层20’。在一范例中，可藉由等离子体氧化(plasma oxidation)来执行氧化物致密化处理。在一范例中，可使用RF或微波源且可在相对低的温度下执行等离子体氧化。此等离子体氧化可在相对低的温度执行，例如在700°C或低于700°C，因此可以达到元件缩小时的热预算要求。另外，由于在进行等离子体氧化之后，有较多的氧被结合进入到第一氧化硅层20，使得第一氧化硅层20中氧对硅(Ο/Si)的比值可以提高至1.5至2.5。在本实施例中，氧对硅(Ο/Si)的比值较佳的是大于2。在本实施例中，氧对硅(Ο/Si)的比值为1.5至2.5，例如是大于2，可以藉此提升第一氧化硅层20的品质。在第一氧化物致密化氧化硅层20’上形成氮化硅层22，此氮化硅层22也为多晶硅层间介电层的一部分，如图1d所示。在氮化硅层22上形成第二氧化硅层24，如图1e所示。与第一氧化硅层20相似，第二氧化硅层24可为LPCVD氧化物(例如:TE0S、ΗΤ0)、ISSG氧化物、ALD氧化物、自由基氧化物、或其他类似物质。另外与第一氧化硅层20类似的是可以对第二氧化硅层24进行氧化物致密化处理，以形成第二氧化物致密化氧化硅层24’，如图1f所示。在一范例中，氧化物致密化处理可更进一步地藉由使用RF或微波源以及相对低的温度下(例如:在700°C或以下)的等离子体氧化来实施。接着，可在多晶硅层间介电层或第二氧化物致密化氧化硅层上形成第二导体层。第二导体层例如是多晶硅层。此第二多晶硅层可作为控制栅极26，如图1g所示。如图1g所示，在一范例中，第一氧化物致密化氧化硅层20’的厚度可约为15埃(人)至50埃之间，例如厚度为约30埃。氮化硅层22及第二氧化物致密化氧化硅层24’各自的厚度可为约30埃至80埃之间，例如厚度为约50埃。在裸硅上的等离子体氧化的厚度的范围可在10埃至100埃之间，具体可视原始氧化物的厚度而定。不同的原始氧化物厚度将以不同的等离子体氧化处理，以避免增加原始氧化物的厚度。例如，对于较薄的原始氧化物厚度，可在裸硅上使用氧化物厚度为10埃的等离子体氧化处理，以在不增加厚度的情况下提升原始氧化物的品质。图2为比较图，其绘示了进行等离子体氧化处理的第一氧化硅层20以及未进行等离子体氧化处理的第一氧化硅层20的两个标准多晶硅层间介电层以及进行等离子体氧化处理的薄化(8埃)的第一氧化硅层(薄化多晶硅层间介电层)的第三个多晶硅层间介电层的等效氧化物厚度(equivalent oxide thickness,EOT)。如图所示,进行及未进行等离子体氧化处理的标准多晶硅层间介电层的等效氧化物的厚度相似。而进行等离子体氧化处理的薄化多晶硅层间介电层的等效氧化物的厚度则较小于进行等离子体氧化处理的标准多晶硅层间介电层的等效氧化物的厚度。在裸硅上的等离子体氧化的厚度为15埃。然而，由于等离子体氧化处理Ol不会增加厚度，因此，总等效氧化物厚度并不会改变。这也适用于进行等离子体氧化的标准多晶硅层间介电层。
图3及图4为比较图，其分别绘示未进行等离子体氧化处理的标准多晶硅层间介电层及进行等离子体氧化处理的薄化多晶娃层间介电层的保持能力(retentionperformance)及耐受性(endurance performance)。如图所示，即使薄化多晶娃层间介电层进行等离子体氧化处理后，薄化多晶硅层间介电层的保持能力及耐受性可与未进行等离子体氧化的标准多晶硅层间介电层的保持能力及耐受性相当。
如同本文所示，半导体元件(例如:记忆元件)的一层或多层的多晶硅层间介电层的氧化物致密化处理(例如:等离子体氧化)可改善元件的可靠度(例如:其保持能力及耐受性)，且不会增加多晶硅层间介电层的物理及电性厚度。氧化物致密化处理也允许多晶硅层间介电层持续缩小至达到栅极的耦合比要求，并且不牺牲元件的可靠度。
本发明所属技术领域中具有通常知识的技术人员经由以上描述及相关图式的教示后，应可想到本发明的许多润饰及其他实施例。例如虽然在本文中描述的多晶硅层间介电层为多层，然而，此多晶硅层间介电层可替代成包括单一氧化硅层，并进行以上所述的氧化物致密化处理。又例如，虽然第一及第二氧化物层可以均进行以上所述的氧化物致密化处理，然而，在其他的范例中，也可仅在其中一层进行氧化物致密化处理，而非两层都进行氧化物致密化处理。更进一步举例，也可在其他结构的一层或多层氧化层进行氧化物致密化处理，以改善其品质。这可包括例如是浅渠沟隔离结构的衬氧化物层(liner oxidelayer)。此方法也可以应用于间隙壁氧化物(spacer deposition oxide)以及浅渠沟隔离衬氧化物(liner oxide)品质的改善。间隙壁氧化物的使用是为了在字元线间隙壁填入后避免字元线与字元线桥接。因此，等离子体氧化物处理可应用于间隙壁氧化物上，以改善氧化物的品质并降低字元线-字元线桥接的比例。因此应理解，本发明不限于所揭露的特定实施例，后附的申请专利的范围涵盖各种的润饰与其他实施例。虽然在本文使用特定的用语，但仅为通用及描述之用，并非用以限定。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种半导体元件的制造方法，其特征在于其包括以下步骤: 提供一基底； 在所述基底上形成一第一导体层； 在所述第一导体层上形成一介电层，其中形成所述介电层的步骤包括: 形成一氧化物致密化氧化硅层；以及 在所述介电层上形成一第二导体层。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述氧化物致密化氧化娃层的氧对娃的比值为1.5至2.5之间。
3.根据权利要求1所述的半导体元件的制造方法，其特征在于其中形成一氧化物致密化氧化硅层的方法包括: 形成一氧化硅层；以及 对所述氧化硅层进行氧化物致密化处理。
4.根据权利要求3所述的半导体元件的制造方法，其特征在于其中对所述氧化硅层进行氧化物致密化处理包括对所述氧化硅层进行等离子体致密化处理。
5.根据权利要求4所述的半导体元件的制造方法，其特征在于其中所述氧化硅层进行等离子体致密化处理是使用射频或微波源。
6.根据权利要求4所述的半导体元件的制造方法，其特征在于其中对所述氧化硅层进行等离子体致密化处理的温度是在700°C或700°C以下。
7.根据权利要求3所述的半导体元件的制造方法，其特征在于其中所述氧化硅层是以低压化学气相沉积或原子层沉积，或由自由基氧化物来形成。
8.根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述氧化物致密化氧化硅层的厚度为15埃到50埃之间。
9.根据权利要求1所述的 半导体元件的制造方法，其特征在于还包括在所述基底上形成一绝缘层，其中所述第一导体层是形成在所述绝缘层上。
10.根据权利要求1所述的半导体元件的制造方法，其特征在于其中所述氧化物致密化氧化硅层为第一氧化物致密化氧化硅层，而其中形成所述介电层的步骤还包括: 在所述第一氧化物致密化氧化硅层上形成一第二氧化物致密化氧化硅层。
11.根据权利要求10所述的半导体元件的制造方法，其特征在于其中形成所述介电层的步骤还包括在所述第一氧化物致密化氧化硅层上形成一氮化硅层，其中所述第二氧化物致密化氧化硅层是形成在所述氮化硅层上。
12.根据权利要求10所述的半导体元件的制造方法，其特征在于其中所述第一氧化物致密化氧化硅层的厚度在约15埃至50埃之间，而所述第二氧化物致密化氧化硅层的厚度在约30埃至80埃之间。
13.一种半导体元件，其特征在于其包括: 一半导体基底； 一第一导体层，形成在所述基底上； 一介电层，形成在所述第一导体层上，其中所述介电层包括氧化物致密化氧化硅层；以及 一第二导体层，形成在所述介电层上。
14.根据权利要求13所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层的氧对硅的比值为1.5至2.5之间。
15.根据权利要求13所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层包括经过等离子体氧化处理的氧化硅层以形成上述氧化物致密化氧化硅层。
16.根据权利要求15所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层已以射频或微波源进行等离子体氧化处理。
17.根据权利要求15所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层以700°C或700°C以下的温度进行等离子体氧化处理。
18.根据权利要求15所述的半导体元件，其特征在于其中所述氧化硅层包括以低压化学气相沉积或原子层沉积，或由自由基氧化物形成的氧化硅层。
19.根据权利要求13所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层的厚度为15埃至50埃之间。
20.根据权利要求13所述的半导体元件，其特征在于还包括: 一绝缘层，形成在所述半导体基底上，所述第一导体层形成在所述绝缘层上。
21.根据权利要求13所述的半导体元件，其特征在于其中所述氧化物致密化氧化硅层为一第一氧化物致密化氧化硅层，而其中所述介电层还包括: 一第二氧化物致密化氧化硅层，形成在所述第一氧化物致密化氧化硅层上。
22.根据权利要求21所述的半导体元件，其特征在于其中所述介电还包括氮化硅层，形成在所述第一氧化物致 密化氧化硅层上，所述第二氧化硅层形成于所述氮化硅层上。
23.根据权利要求21所述的半导体元件，其特征在于其中所述第一氧化物致密化氧化硅层的厚度为15埃到50埃之 间，而所述第二氧化物致密化氧化硅层的厚度为30埃到80埃之间。
24.一种半导体元件，其特征在于其包括: 一基底; 一第一导体层，位于该基底上； 一多晶娃层间介电层，位于该第一导体层上，其中该多晶娃层间介电层包括氧化娃层，其中该氧化硅层的氧对硅的比值为1.5至2.5之间；以及 一第二导体层，形成于该多晶娃层间介电层上。
全文摘要
本发明是有关于一种半导体元件的制造方法及半导体元件。此方法包括提供半导体基底，并在此基底上形成第一导体层。在一范例中，在此半导体基底上形成绝缘层，并在此绝缘层上形成前述的第一导体层。此方法也包括在前述第一导体层上形成导体层间介电层。关于此导体层间介电层，其形成的步骤包括形成氧化硅层，并对此氧化硅层进行氧化物致密化处理，以形成氧化物致密化氧化硅层。而前述方法也包括在此导体层间介电层上形成第二导体层。同时本发明还提供了一种以此方法制造的半导体元件。
文档编号H01L27/115GK103187305SQ201210163519
公开日2013年7月3日 申请日期2012年5月17日 优先权日2011年12月28日
发明者廖政华, 谢荣裕, 杨令武 申请人:旺宏电子股份有限公司