专利名称：用于平坦化硅穿孔的体系的利记博彩app
技术领域：
本揭示内容大体有关于精密集成电路，且更特别的是，有利于用以形成硅穿孔的结构及制造方法。
背景技术：
近年来，为了增强电路的整体速度、性能及功能而努力稳定地缩减现代超高密度集成电路的装置特征。结果，由于大幅及持续地改善各种电子组件(例如晶体管、电容器、二极体及其类似者)的集成密度，造成半导体工业有巨大的增长。这些改善主要来自持久及成功地努力减少组件的关键尺寸(亦即，最小特征尺寸)，而直接导致工艺设计者能够越来越多的组件整合于给定面积的半导体芯片。
集成电路设计的改善实质上为二维(2D)，亦即，该等改善主要与半导体芯片表面上的电路布局有关。不过，随着积极地缩放装置特征以及将更多半导体组件装在单一芯片的表面上时，电路功能的所需电气互连数会大幅增加，而导致必须密集地包装更加复杂的整体电路布局。此外，即使微影工艺的改进已显着增加2D电路设计的集成密度，然而目前只在两个尺寸上实现简单地缩小特征尺寸已快速接近极限。随着单一芯片上的电子装置数快速增加，有些半导体装置已用三维(3D)集成电路布局或堆叠式芯片设计来努力克服特征尺寸及密度上与2D布局有关的一些限制。在3D集成电路设计中，通常将两个或更多半导体晶粒接合在一起，以及在各个晶粒之间形成电气连接。制造芯片至芯片电气连接的方法之一是利用所谓的硅穿孔或TSV’ s。TSV为完全穿过硅晶圆或晶粒的垂直电气连接使得垂直对齐电子装置有更简单的互连，由此大幅减少集成电路布局复杂度以及多芯片电路的整体尺寸。由3D集成电路设计致能与互连技术有关的一些效益包括加速数据交换，减少耗电量，以及更高的输入/输出电压密度。硅穿孔可实质整合于半导体装置的任何制造阶段，包括先形成通孔(via-first)、中间形成通孔(via-middle)以及后形成通孔(via_last)体系。目前,大部份的集成研发倾向聚焦在半导体晶粒的主动区内形成TSV’s，例如，中间形成通孔及后形成通孔体系。图Ia至图If显示基于中间形成通孔体系来形成TSV的典型背景技术工艺，其中TSV’ s是在晶体管及接触组件形成后形成，此时详述如下。图Ia是根据示范背景技术工艺图示用于形成TSV的中间形成通孔集成体系中的一阶段的示意横截面图。如图Ia所示，半导体芯片或晶圆100可包含衬底101，它可为有半导体层102形成于其上的任何适当载体材料。另外，在半导体层102中及上方可形成多个示意图示的主动及/或被动电路组件103，例如晶体管、电容器、电阻器及其类似者，在这种情形下，半导体层102也被称为装置层102。取决于晶圆100的整体设计策略，在有些具体实施例中，衬底101可由实质结晶衬底材料(亦即，块硅)构成，而在其它具体实施例中，可基于绝缘体上硅(SOI)架构来形成衬底101，在装置层102下可装设埋入绝缘层101a。应了解，除了用于建立电路组件103的必要主动区导电型的适当掺杂物种以外，半导体/装置层102，即使包含实质基于硅的材料层，可包含其它半导体材料，例如锗，碳及其类似者。
图Ia也图示接触结构层104，它可形成于装置层102上方以便提供电路组件103与在后续加工步骤要形成于装置层102上方的金属化系统(未图示)的电气互连。例如，一或更多层间介电(ILD)层104a可形成于装置层102上方以便使各个电路组件103电气隔离。例如，ILD 104a可包含，二氧化硅、氮化硅、氮氧化硅及其类似者，或这些常用介电材料的组合。此外，取决于装置设计及整体加工流程要求，层间介电层104a也可包含组适当选定的低k介电材料,例如多孔二氧化娃、有机娃酸盐(organosilicate)、有机聚亚酰胺及其类似者。之后，可图案化ILD 104a以形成各自可填入适当导电材料(例如，钨、铜、镍、银、钴及其类似者与其合金)的多个通孔开口，由此形成接触通孔(contact via) 105。另外,在一些具体实施例中，一或更多沟槽开口也可形成于在上述通孔开口的一或更多上方的ILD中104a。之后，取决于指定加工参数，在常见的沉积步骤中，可用与用于上述接触通孔105者类似的导电材料填充形成于ILD 104a中的任何沟槽，由此形成如装置要求所求的导线106。如图Ia所示，在某些具体实施例中，在接触结构层104上方可形成硬掩膜层107，它在后续的化学机械研磨(CMP)工艺可用作终止层。硬掩膜层107可包含至少对于包含ILD 104a上表面部份的材料(例如，氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)，碳氮化·硅(SiCN)及其类似者)有蚀刻选择性的介电材料。在一些示范具体实施例中，基于本领域所熟知的参数，可用适当沉积工艺形成硬掩膜层107于接触结构层104上方，例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺，原子层沉积(ALD)、旋涂及其类似者。之后，基于典型微影工艺可形成图案化阻剂掩膜层108于硬掩膜层107上方，例如曝光、烘烤、显影及其类似者，以便提供掩膜层108的开口 108a，由此暴露硬掩膜层107。图Ib图示处于进一步制造阶段的图Ia示范背景技术工艺，其中执行蚀刻工艺109以产生晶圆100中的TSV开口 110。如图Ib所示，图案化阻剂掩膜层108在蚀刻工艺109期间可用作蚀刻掩膜以形成硬掩膜层107的开口，以及暴露接触结构层104的ILD 104a。之后，可继续蚀刻工艺109，以及图案化掩膜层108与图案化硬掩膜层107可用作掩膜组件以形成穿过接触结构层104、穿过装置层102而进入衬底101的TSV开口 110。在某些具体实施例中，蚀刻工艺109可为实质各向异性蚀刻工艺，例如深反应性离子蚀刻(REI)及其类似者。取决于芯片设计考量及蚀刻工艺109所用的蚀刻参数，TSV开口 110的侧壁IlOs可与晶圆100(如图Ib所示)的正面及背面IOOfUOOb实质垂直，而在有些具体实施例中，取决于TSV开口 110的深度与用于执行蚀刻工艺109的特定蚀刻处方，侧壁IlOs可稍微呈锥形。此外，由于TSV开口 110可穿经及/或进入多个不同材料层，例如ILD 104a、装置层
102、埋入绝缘层IOla(若有的话)、及衬底101，蚀刻工艺109对于材料种类可实质无选择性，使得在蚀刻期间可使用单一蚀刻处方。不过，在其它示范具体实施例中，蚀刻工艺109可包含各自对于蚀刻材料层有实质选择性的多个不同蚀刻处方。取决于整体加工及芯片设计参数，开口 110可具有I至10微米的宽度尺寸110w，5至50微米或更多的深度尺寸110d，以及4至25的深宽比(亦即，深度与宽度的比率)。在一具体实施例中，宽度尺寸I IOw可约等于5微米，深度尺寸I IOd可约等于50微米，以及深宽比可约等于10。不过，如图Ib所示，通常TSV开口 110在此制造阶段不会延伸穿过衬底101的全部厚度，反而不到晶圆100的背面IOOb就停止。例如，在一些具体实施例中，继续蚀刻工艺109直到TSV开口 110的底表面IlOb与背面IOOb的距离在约I至20微米的范围内。另外，如以下所详述的，在完成晶圆100正面IOOf上方的加工活动(例如，在接触结构层104上方形成金属化系统的加工步骤等)后，从背面IOOb减薄晶圆100以便暴露完成TSV’ sl20(参考图 If)。图Ic显示在已从硬掩膜层107上方移除图案化阻剂掩膜层108后的图Ib示范背景技术方法的更进一步步骤。取决于整体芯片组态及设计考量，隔离层111可形成于TSV开口 100的暴露表面上或邻近，以便最终使完成TSV’ S 120 (参考图If)与衬底101、装置层102及/或接触结构层104电气隔离。如图Ic所示，隔离层111可形成于晶圆100的所有暴露表面上方，包括硬掩膜层107的上表面107u，以及TSV开口 110的侧壁及底表面110s、110b。应注意，取决于整体装置要求及加工体系，可沉积中介材料层(未图示)(例如，粘着层或阻障层及其类似者)于隔离层111与表面IlOsUlOb之间。在某些具体实施例中，可通过执行经设计成在TSV开口 110的暴露表面上沉积有实质均匀厚度的适当介电绝缘材料层的适当共形沉积工艺(conformal deposition process) 131形成隔离层111。不过,应注意，隔离层111的刚沉积态厚度(as-deposited thickness)可或多或少地变化,这取决于 沉积表面的特定位置及方位，以下将进一步加以说明。例如，在一些具体实施例中，隔离层111可由二氧化硅形成，以及沉积工艺131可为本领域所熟知的数种沉积技术中之任一者，例如低压化学气相沉积(LPCVD)，次大气压力化学气相沉积(SACVD)、等离子体增强化学气相沉积(PECVD)及其类似者。在某些具体实施例中，隔离层111可包含二氧化硅，以及可基于正硅酸乙酯(TEOS)及O3(臭氧)使用LPCVD、SACVD或PECVD工艺来沉积隔离层111。另外，视实际需要，可建立隔离层111的最小必要刚沉积态厚度以确保TSV’ sl20(参考图If)与周遭的晶圆100层的电气隔离。例如，为了确保正确的表面覆盖及层功能，在TSV开口 110内任何一点的隔离层111最小必要厚度可约有100至200纳米，而在特定的具体实施例中，最小厚度可约有150纳米。不过，如前述，即使实质共形沉积工艺可用来形成隔离层111，隔离层111的刚沉积态厚度可或多或少地变化，取决于沉积隔离层111的表面的特定位置及方位。例如，隔离层111的刚沉积态厚度可由在硬掩膜层107的上表面107u上方的厚度lilt变成在TSV侧壁IlOs上半部附近的厚度111U，变成在TSV侧壁IlOs的下半部附近的厚度111L，变成在TSV开口 110的底表面IlOb的厚度111b。此外，取决于所用沉积工艺的种类及得到的覆盖效率(coverage efficiency),最大与最小刚沉积态厚度lllt、lllU、IllL及Illb可相差2、3、4或更多倍。例如，在沉积隔离层111时得到50%的覆盖效率时，最小刚沉积态厚度可约为最大刚沉积态厚度的50%，亦即，相差两倍。同样，当覆盖效率为33%，最大的最小沉刚积态厚度可相差约3倍，以及当覆盖效率为25%或更小时，隔离层111的刚沉积态厚度可相差约4倍或更大。表I列出隔离层111在基于TEOS使用PECVD沉积所得到的一些示范刚沉积态厚度。列于表I的工艺代号大体表示不同的工艺参数，以及沉积于硬掩膜层107上表面107u上方的材料的目标名目厚度(单位，埃)。由列于表I的厚度数据可知，为了得到在TSV开口110侧壁IlOs上约有150至200纳米的最小刚沉积态厚度，在硬掩膜层107上表面107u上方的刚沉积态厚度可约有700纳米或更多，导致覆盖效率约有25至30%。此外，如以下所详述的，在某些情况下，在硬掩膜层107上表面107u上方的层111的实质增加厚度lilt)，导致随后在沉积导电材料以形成完成TSV’ s 120(参考图If)后执行适于平坦化晶圆100的CMP步骤时有加工困难。
权利要求
1.一种方法，包括下列步骤 在形成于半导体装置内的通孔开口上方形成一层隔离材料，该通孔开口延伸进入该半导体装置的衬底； 执行第一平坦化工艺以至少移除形成于该通孔开口外的该层隔离材料的上半部；以及 在执行该第一平坦化工艺后，在该衬底上方形成一层导电材料以至少覆盖该隔离层的剩余部份，且之后由该层导电材料形成在该通孔开口内的导电通孔组件。
2.根据权利要求I所述的方法，其中，执行该第一平坦化工艺的步骤包括执行化学机械研磨工艺。
3.根据权利要求2所述的方法，更包含下列步骤在形成该导电通孔组件之前执行清洗工艺，其中，该清洗工艺是适用于移除在该第一平坦化工艺期间产生的粒子。
4.根据权利要求I所述的方法，其中，形成该层隔离材料的步骤包括在该通孔开口的底表面上方、邻近该通孔开口的侧壁表面、以及形成于该衬底上方的一层间介电层的上表面上方，形成该层隔离材料。
5.根据权利要求I所述的方法，其中，形成该层隔离材料的步骤包括沉积包含二氧化娃的介电材料层。
6.根据权利要求I所述的方法，其中，形成该导电通孔组件的步骤包括执行第二平坦化工艺以移除形成于该通孔开口外该层导电材料中的至少一部份。
7.根据权利要求6所述的方法，其中，执行该第二平坦化工艺的步骤包括执行化学机械研磨工艺。
8.根据权利要求I所述的方法，其中，形成该层导电材料的步骤包括执行电化学沉积工艺以沉积包含铜的金属层。
9.根据权利要求I所述的方法，更包含下列步骤在形成该导电通孔组件之前，形成阻障层以至少覆盖该层隔离材料。
10.根据权利要求9所述的方法，更包含下列步骤在执行第一平坦化工艺后，形成该阻障层。
11.根据权利要求9所述的方法，其中，形成该阻障层的步骤包括沉积包含钽、氮化钽、钛及氮化钛中的至少一种的导电材料。
12.一种方法，包括下列步骤 在形成于衬底的装置层上方的接触结构层上方形成硬掩膜层； 形成延伸穿过该硬掩膜层、该接触结构层及该装置层而进入该衬底的开口 ； 在该开口内及该硬掩膜层上方形成一层隔离材料； 执行第一化学机械研磨工艺以至少移除形成于该硬掩膜层上方的该层隔离材料的上半部；以及 在执行该第一化学机械研磨工艺后，形成一层导电接触材料以填满该开口。
13.根据权利要求12所述的方法，更包含下列步骤在形成该层导电接触材料之前执行清洗工艺，其中该清洗工艺是适用于移除在该第一化学机械研磨工艺期间产生的粒子。
14.根据权利要求12所述的方法，更包含下列步骤在形成该层导电接触材料以暴露该硬掩膜层之后，执行第二化学机械研磨工艺。
15.根据权利要求12所述的方法，其中，形成该层隔离材料的步骤包括形成包含二氧化娃的介电材料层。
16.根据权利要求12所述的方法，其中，形成该层导电接触材料的步骤包括执行电化学沉积工艺以形成包含铜的金属层。
17.根据权利要求12所述的方法，更包含下列步骤在形成该层导电接触材料之前，在该层隔离材料上方形成导电阻障层。
18.根据权利要求17所述的方法，其中，形成该导电阻障层的步骤包括沉积包含钽、氮化钽、钛及氮化钛中的至少一种的材料层。
19.根据权利要求12所述的方法，其中，执行该第一化学机械研磨工艺的步骤包括暴露该硬掩膜层。
20.根据权利要求14所述的方法，更包含下列步骤在执行该第二化学机械研磨工艺之后，在该接触结构层上方形成一或更多金属化层。
21.根据权利要求20所述的方法，更包含下列步骤在形成该一或更多金属化层之前，在该装置层上方形成蚀刻终止层。
22.根据权利要求12所述的方法，其中，形成该层隔离材料的步骤包括形成在该开口内至少有第一厚度以及在该硬掩膜层上方至少有与该第一厚度不同的第二厚度的该层隔离材料。
23.根据权利要求22所述的方法，其中，该第二厚度至少两倍大于该第一厚度。
24.根据权利要求22所述的方法，其中，该第二厚度至少四倍大于该第一厚度。
全文摘要
本发明涉及一种用于平坦化硅穿孔的体系，揭示内容大体有关于一种导电通孔组件，例如硅穿孔(TSV’s)，以及用于形成该导电通孔组件的方法。揭示于本文的示范方法包括下列步骤在形成于半导体装置内的通孔开口上方形成一层隔离材料，该通孔开口延伸进入该半导体装置的衬底。该方法也包括下列步骤执行第一平坦化工艺以至少移除形成于该通孔开口外的该层隔离材料的上半部，以及在执行该第一平坦化工艺后，形成在该通孔开口内的导电通孔组件。
文档编号H01L21/768GK102903669SQ20121012079
公开日2013年1月30日 申请日期2012年4月23日 优先权日2011年4月21日
发明者陈增祥, 赵峰, 刘晃, 袁少宁 申请人:新加坡商格罗方德半导体私人有限公司