专利名称：提升崩溃电压的沟槽式功率半导体元件及其制造方法
技术领域：
本发明涉及一种沟槽式功率半导体元件及其制造方法，特别涉及一种提升崩溃电压的沟槽式功率半导体元件及其制造方法。
背景技术：
在强调节能的趋势下，对于功率半导体元件的应用而言也越来越注重其导通电阻的表现。一般来说，导通电阻的改善有助于降低电路操作的导通损失(conduction loss),但是，导通电阻的降低不可避免地会伴随着崩溃电压(breakdown voltage)的降低。任意通过调整掺杂浓度或是改变磊晶层厚度的方式来调降导通电阻，都可能会对于结构的可靠度造成不良影响。因此，寻找一种可以提升崩溃电压的沟槽式功率半导体元件，同时确保其结构的可靠度，是本技术领域一个重要的课题。
发明内容
有鉴于此，本发明的主要目的是提出一种提升崩溃电压的沟槽式功率半导体元件及其制造方法，同时维持其结构的可靠度。为达到上述目的，本发明提供一种提升崩溃电压的沟槽式功率半导体元件。就一较佳实施例而言，此提升崩溃电压的沟槽式功率半导体元件包括一基材、至少二个栅极沟槽、一第一介电层、一第一多晶硅结构、至少一个第一沟槽、一第二多晶硅结构、一第一导电型的本体区、一第二导电型的源极区、一第一导电型的重掺杂区与一源极金属层。其中，栅极沟槽位于基材内。第一介电层覆盖栅极沟槽的内侧表面。第一多晶娃结构位于栅极沟槽内。第一沟槽位于相邻二个栅极沟槽之间。第一导电型的本体区位于这些栅极沟槽之间。第一沟槽贯穿本体区且 延伸至本体区下方。第一导电型的第二多晶硅结构系填入第一沟槽的下部分。第二多晶硅结构位于本体区下方，并且与本体区间隔一预定距离。第二导电型的源极区位于本体区的上部分。第二导电型与第一导电型的电性相反。第一导电型的重掺杂区位于本体区内。源极金属层电性连接重掺杂区与源极区。换句话说，本发明提供一种提升崩溃电压的沟槽式功率半导体元件，包括基材；至少二个栅极沟槽，位于该基材内；第一介电层，覆盖该栅极沟槽的内侧表面；第一多晶娃结构，位于该至少二个栅极沟槽内；至少一个第一沟槽，位于该二个栅极沟槽之间；第一导电型的本体区，位于该至少二个栅极沟槽间，该第一沟槽贯穿该本体区且延伸至该本体区下方；第一导电型的第二多晶硅结构，填入该第一沟槽的下部分，该第二多晶硅结构位于该本体区下方，并且与该本体区间隔预定距离；第二导电型的源极区，位于该本体区的上部分，该第二导电型与该第一导电型的电性相反；第一导电型的重掺杂区，位于该本体区内；以及源极金属层，电性连接该重掺杂区与该源极区。本发明还提供此沟槽式功率半导体元件的制造方法。就一较佳实施例而言，此制造方法至少包括下列步骤(a)提供一基材；(b)形成至少二个栅极沟槽于基材内；(C)形成一第一介电层覆盖栅极沟槽的内侧表面；(d)形成一第一多晶娃结构于栅极沟槽内；(e)形成至少一个第一沟槽于相邻二个栅极沟槽之间；(f)形成一第一导电型的第二多晶硅结构于第一沟槽的一下部分；(g)形成一第一导电型的本体区于栅极沟槽间的基材内，第一沟槽向下延伸至本体区下方，第二多晶硅结构位于本体区下方，且与本体区间隔一预定距离；(h)形成一第二导电型的源极区于本体区的一上部分；(i)形成一层间介电层覆盖第一多晶娃结构，并利用层间介电层在对应于第一沟槽处定义出一源极接触窗；(j)形成一第一导电型的重掺杂区于本体区内；以及(k)填入一源极金属层于源极接触窗内，以电性连接重掺杂区与源极区。也就是说，本发明还提供一种提升崩溃电压的沟槽式功率半导体元件的制造方法，该制造方法至少包括下列步骤提供基材；形成至少二个栅极沟槽于该基材内；形成第介电层覆盖该栅极沟槽的内侧表面；形成第一多晶硅结构于该至少二个栅极沟槽内；形成至少一个第一沟槽于该二个栅极沟槽之间；形成第一导电型的第二多晶硅结构于该第一沟槽的下部分；形成第一导电型的本体区于该至少二个栅极沟槽间，该第一沟槽向下延伸至该本体区下方，该第二多晶硅结构位于该本体区下方，且与该本体区间隔预定距离；形成第二导电型的源极区于该本体区的上部分；形成层间介电层覆盖该第一多晶硅结构，并利用该层间介电层在对应于该第一沟槽处，定义出源极接触窗；形成第一导电型的重掺杂区于该本体区内；以及填入源极金属层于该源极接触窗内，以电性连接该重掺杂区与该源极区。本发明可以改善沟槽式功率半导体元件的动态特性与提升崩溃电压，并保持结构的可靠性。关于本发明的优点可以借助于以下的发明详述及所附附图得到进一步的了解。
图1A至图1H为本发明改善崩溃电`压的沟槽式功率半导体元件的制造方法的第一实施例；图2为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第二实施例；图3A与图3B为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第三实施例；图3C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第四实施例；图4A至图4C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第五实施例；图5A与图5B为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第六实施例；图6为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第七实施例；图7A与图7B为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第八实施例；图8A至图SE为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第九实施例；图9A至图9F为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十实施例；图1OA至图1OC为图9E的p型重掺杂区的制造方法的另外三种不同的实施例；图11为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十一实施例；图12A至图12C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十二实施例；图13为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十三实施例。主要元件附图标记说明基板100磊晶层110栅极沟槽120，720,820a, 882第一介电层130，730，830第一多晶硅结构140，740，840a，840b本体区150,750源极区160，760，1060
图案层165，465，465’，665，865重掺杂区180，380，480，580，780，880，880，，980，1080第一沟槽170，770,820b第二多晶硅结构172，772，872介电结构174，274，374，774，835，935第三多晶硅结构175源极金属层190，190’重掺杂多晶硅结构276，876介电层375，965源极接触窗377，477，677，777，877，977间隔层结构667介电图案层765层间介电层775，875掺杂区873导电结构890，990
具体实施例方式第一实施例图1A至图1H为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第一实施例。图1A至图1H中以一 η型沟槽式功率半导体元件为例进行说明。但是本发明并不限于此。本发明当然也可适用于P型的功率半导体元件。如图1A所示，首先，形成η型磊晶层110于一 η型基板100上，以形成制作沟槽式功率半导体元件的基材。随后，形成至少二个栅极沟槽120于磊晶层110内。接下来，如图IB所示，沿着磊晶层110的表面起伏，形成一第一介电层130覆盖栅极沟槽120的内侧表面。然后，形成一第一多晶娃结构140于栅极沟槽120内，作为本实施例的沟槽式功率半导体元件的栅极多晶硅结构。然后，如图1C所示，以离子植入方式，形成P型本体区150于磊晶层110中，环绕各个栅极沟槽120。接下来，以离子植入方式，形成η型源极区160于本体区150的一上部分。此源极区160邻接于栅极沟槽120。随后，如图1D所示，形成一图案层165于磊晶层110上，此图案层165在相邻二个栅极沟槽120间的磊晶层110内，定义出一个第一沟槽。然后，如图1E所示，以离子植入方式，通过图案层165的开口，在源极区160的下方形成P型重掺杂区180。此P型重掺杂区180的范围会略大于开口宽度。接下来，如图1F所示，利用图案层165为蚀刻屏蔽，在磊晶层110中以蚀刻方式形成第一沟槽170。此第一沟槽170贯穿本体区150，并将源极区160与ρ型重掺杂区180分别区分为两个部分。随后，形成P型轻掺杂的第二多晶硅结构172于第一沟槽170的下部分。此第二多晶硅结构172的上表面与本体区150留有一预设距离，以避免此第二多晶硅结构172与本体区150相连接。随后,如图1G所不,形成一介电结构174于第一沟槽170内。此介电结构174位于第二多晶硅结构172上方，并且，介电结构174向上延伸至本体区150，其位置由本体区150向下延伸至本体区150下方。接下来，如图1H所示，形成一源极金属层190于图案层165上方，并且填入第一沟槽170内，以连接重掺杂区180与源极区160。上述图案层165作为一层间介电层分隔源极金属层190与第一多晶娃结构140。本实施例通过P型第二多晶硅结构172的制作，在本体区150下方形成一 ρ型浮置掺杂区，以舒缓栅极沟槽120底部与漏极间的电场分布，因而有助于提升崩溃电压。因此，本实施例可以增加P型重掺杂区180的植入深度，甚至让P型重掺杂区180向下延伸至本体区150的底面，而不用担心此结构导致崩溃电压过低的问题产生。
第二实施例图2为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第二实施例。本实施例与上述的本发明第一实施例的主要差异在于P型重掺杂区180的制造方式。在本实施例中，P型重掺杂区180并非以离子植入方式形成于源极区160下方，而是先形成ρ型重掺杂多晶硅结构276于介电结构274上方，然后再以热扩散步骤形成ρ型重掺杂区180于P型重掺杂多晶娃结构276的侧边。第三实施例图3Α与图3Β为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第三实施例。本实施例与本发明的第一实施例的主要差异在于，本实施例并未在第二多晶硅结构172上方形成介电结构174，而是形成η型第三多晶硅结构175于第一沟槽170内。图3Α为承接图1F的制造步骤，如图3Α中所示，在形成第二多晶硅结构172于第一沟槽170的下部分的步骤后，形成一 η型第三多晶硅结构175于第二多晶硅结构172上方，并且至少向上延伸至本体区150。随后，如图3Β所示，形成一源极金属层190于图案层165上方，并且填入第一沟槽170内，以连接重掺杂区180与源极区160。就本实施例的沟槽式功率半导体元件的结构而言，在源极金属层190与η型第三多晶硅结构175的接口上会形成萧特基二极管(schottky diode),而有助于改善功率半导体元件的切换速度。
第四实施例图3C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第四实施例。本实施例与本发明的第一实施例的主要差异在于，本实施例并未在第二多晶硅结构172上方形成介电结构174,而是形成一金属插塞于第一沟槽170内。此金属插塞位于第二多晶硅结构172上方，并且至少向上延伸至本体区150。如图3C中所示，就一较佳实施例而言，可直接形成源极金属层190’填入第一沟槽170内，以形成此金属插塞。相似于本发明的第三实施例，就本实施例的沟槽式功率半导体元件的结构而言，在源极金属层190’与ρ型本体区150下方的η型磊晶层110的接口上也会形成萧特基二极管，而有助于改善功率半导体元件的切换速度。第五实施例 图4Α至图4C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第五实施例。图4Α承接图1D的步骤。在形成第一沟槽170与ρ型第二多晶硅结构172后，先移除覆盖于嘉晶层110上的图案层165。然后,全面沉积一介电层375于嘉晶层110上，同时填满第一沟槽170。接下来，如图4Β所示，以微影蚀刻方式，在介电层375形成一开口以定义源极接触窗377。此开口对准第一沟槽170，并且，其宽度大于第一沟槽170的开口宽度。值得注意的是，此蚀刻步骤会同时去除第一沟槽170内多余的介电材料，以形成介电结构374。接下来，如图4C所示，利用覆盖于第一多晶硅结构140上的介电层375为屏蔽，以蚀刻方式向下推深源极接触窗377的底面位置。然后，以离子植入方式形成P型重掺杂区380于源极接触窗377的底部。此ρ型重掺杂区380位于介电结构374的两侧，并且，ρ型重掺杂区380的底部向下延伸至本体区150的底面。本实施例的后续步骤，于上述各实施例大致相同，在此不予赘述。第六实施例图5Α与图5Β为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第六实施例。图5Α的步骤大致上系承接图1G的步骤，但是本实施例的ρ型重掺杂区480是在完成第一沟槽170的制作后，才形成于第一沟槽170的两侧。如图5Α所示，本实施例在形成介电结构174后，以等向性蚀刻技术蚀刻覆盖于第一多晶硅结构140上的图案层465，以扩大图案层465的开口宽度。此扩大后的开口即可作为源极接触窗477。然后，如图5Β所示，以蚀刻后的图案层465’为屏蔽，向下推深源极接触窗477的底面位置。接下来，以离子植入方式于源极接触窗477的底面形成ρ型重掺杂区480。第七实施例图6为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第七实施例。相对于图5Α的实施例在蚀刻方式扩张图案层465的开口宽度后，再以离子植入方式形成重掺杂区480于源极接触窗底部,如图6所本实施例则是利用图案层165与介电结构174为屏蔽，并以斜向离子植入方式直接于第一沟槽170的两侧形成ρ型重掺杂区580。第八实施例图7Α与图7Β为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第八实施例。相对于图5Α的实施例先以图案层465定义出第一沟槽170的位置后，再以蚀刻方式扩张图案层465的开口宽度以形成源极接触窗，如图7Α与图7Β所示，本实施例是于图案层665的开口侧壁形成间隔层结构667，以定义第一沟槽170。在完成第一沟槽170的制作后，本实施例直接剥除覆盖于图案层665的开口侧壁的间隔层结构667，并利用图案层665的开口来定义源极接触窗677的位置。第九实施例图8A与图SE为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第九实施例。相对于上述各个实施例的制造方法，均是先完成栅极沟槽120，再形成第一沟槽170于相邻二个栅极沟槽120之间，本实施例则是于完成第一沟槽的制作后，再形成栅极沟槽于其两侧。如图8A所示，首先，形成一第一沟槽770于磊晶层110中。随后，形成第二多晶硅结构772于第一沟槽770的下部分。接下来，如图8B所示，全面沉积一介电图案层765。此介电图案层765填满第一沟槽770，并且在第一沟槽770两侧分别定义一栅极沟槽720。随后，通过此介电图案层765蚀刻磊晶层110，以形成栅极沟槽720。接下来，如图SC所示，以蚀刻方式去除多余的介电材料，留下位于第一沟槽770内的介电结构774。然后,如图8D所不,依序形成第一介电层730与第一多晶娃结构740于栅极沟槽720内。接下来，再以离子植入方式，依序形成ρ型本体750与η型源极区760于相邻栅极沟槽720，第一沟槽770之间。随后，如图8Ε所不,形成一层间介电层775于嘉晶层110上，并于此层间介电层775中制作一开口对准第一沟槽770，以定义出一源极接触窗777。此开口的宽度大于第一沟槽770的开口宽度。然后，通过此层间介电层775的开口蚀刻磊晶层110，以形成源极接触窗777于介电结构774上方。接下来，以离子植入方式，植入P型掺杂于源极接触窗777的底部，以形成P型重掺杂区780于介电结构774的两侧。
在上述部分实施例中，ρ型重掺杂区向下延伸至本体区150的底面以提升沟槽式功率半导体元件的动态特性。但是，本发明并不限于此。应按实际上的需求，此P型重掺杂区也进一步延伸至本体区150下方，亦或是维持在本体区150的底面上方一定距离。就一较佳实施例而言，此P型重掺杂区的底面需位于介电结构174的下缘的上方，以维持适当的崩溃电压值。其次，在本发明上述各实施例中，第一沟槽170的下部分均形成有第二多晶硅结构。但是，本发明并不限于此。就一较佳实施例而言，本发明也可省略第二多晶硅结构的制作，而直接在第一沟槽170内制作介电结构。此向下突出于本体区底面的介电结构也有助于改善栅极沟槽与漏极间的电场分布，以提升崩溃电压。第十实施例图9Α至图9Ε为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十实施例。相对于上述各个实施例，第一沟槽170与栅极沟槽120是利用不同的蚀刻步骤，分别形成于磊晶层110中，本实施例则是以同一道蚀刻步骤来制作栅极沟槽820a与第一沟槽820b。并且，在本实施例中，栅极沟槽820a与第一沟槽820b具有大致相同的深度。如图9A所示，首先，以微影蚀刻方式形成栅极沟槽820a与第一沟槽820b于磊晶层110中。接下来，如图9B所示，形成一第一介电层830覆盖各个栅极沟槽820a，第一沟槽820b的内侧表面。然后，在各个栅极沟槽820a，第一沟槽820b内分别形成一第一多晶硅结构840a，840b。然后，如图9C所示，以离子植入方式，依序形成ρ型本体区150于磊晶层110中与η型源极区160于本体区150的上部分。随后，形成一图案层865覆盖位于栅极沟槽820a内的第一多晶硅结构840a，并通过一蚀刻步骤，去除位于第一沟槽820b内的第一多晶娃结构840b。然后,填入一介电结构835于第一沟槽820b内。接下来，如图9D所示，先将图案层865去除后，形成一层间介电层875覆盖位于栅极沟槽820a内的第一多晶娃结构840a。然后，以微影蚀刻方式于此层间介电层875中形成一开口以定义出源极接触窗877的范围。此开口大致对准第一沟槽820b，并且，其宽度大于第一沟槽820b的开口宽度。然后，通过此层间介电层875的开口蚀刻磊晶层110，以形成一源极接触窗877。接下来，如图9E所示，以离子植入方式在源极接触窗877的底部形成重掺杂区880。然后，在源极接触窗877内填入一导电结构890以完成此制造流程。本实施例于第一沟槽820b内仅制作有一介电结构835，而没有如上述各实施例中的第二多晶硅结构。此介电结构835的存在也有助于改善电场分布，以提升崩溃电压。其次，如图9F所示，本实施例也可在介电结构835下方制作额外的第二多晶硅结构872。但是，此第二多晶硅结构与本体区150之间需要有介电结构835以为区隔。图10A、图1OB与图1OC为图9E的ρ型重掺杂区880的制造方法的另外三种不同的实施例。如图1OA所示，本实施例是先于源极接触窗877的底部形成一 ρ型重掺杂多晶娃结构876,然后再以热扩散制程形成ρ型重掺杂区880于ρ型重掺杂多晶娃结构876周围。如图1OB所示，本实施例将源极接触窗的底面向下推深至介电结构835的侧边。也就是说，介电结构835向上突出于源极接触窗的底面。随后，再以离子植入方式形成P型重掺杂区880于介电结构835两侧的本体区150内。值得注意的是，由于本实施例的源极接触窗877是深入本体区150内，因此，上述离子植入步骤的植入深度不需太深，即可使重掺杂区880向下延伸至本体区150的底面。如图1OC所示，本实施例的源极接触窗877深入本体区150的下方，源极接触窗877的底部曝露本体区150下方的η型磊晶层110。ρ型重掺杂区880’则是以斜向离子植入方式，形成于源极接触窗877的两侧。值得注意的是，由于介电结构835突出于源极接触窗877的底面，此介电结构835可避免斜向离子植入步骤将P型掺杂物植入源极接触窗877的底部。借此，经过后续的源极金属沉积步骤，即可在源极接触窗877的底面形成萧特基二极管结构，以提升功率半导体元件的切换速度。其次，本实施例在斜向离子植入步骤外，也可额外施加一正向离子植入步骤，植入η型掺杂物于源极接触窗877底部，形成η型重掺杂区882于源极接触窗877的下方，以进一步降低萧特基二极管结构的导通电压。第H实施例图11为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十一实施例。相对于图1OC的实施例，本实施例进一步加深源极接触窗877，使源极接触窗877的侧面延伸至本体区150的下方。此外，本实施例是以离子植入方式形成ρ型掺杂区873于源极接触窗877底部。经过后续的源极金属沉积步骤，本实施例可在源极接触窗877的下部分的侧面形成萧特基二极管结构，以提升功率半导体元件的切换速度。此外，形成于源极接触窗877下方的ρ型掺杂区(ρ型多晶硅结构) 873有助于舒缓电场分布，以改善崩溃电压。第十二实施例图12Α至图12C为本发明改善崩溃电压的沟槽式功率半导体元件的制造方法的第十二实施例。不同于图9Β与图9C的实施例，利用图案层865选择性蚀刻去除位于第一沟槽820b内的第一多晶硅结构840b后，随即移除此图案层865，如图12A所示，本实施例选用一般的介电材料制作此图案层865，并于去除第一多晶硅结构840b后，保留此图案层865，而直接形成一介电层965覆盖此图案层865且填满第一沟槽820b。随后，如图12B所示，去除不必要的介电材料，以形成介电结构935于第一沟槽170内。值得注意的是，此蚀刻步骤会同时去除覆盖于图案层865上的介电层965。然而，若是选用与介电层965具有相类似蚀刻特性的材料作为图案层865，此蚀刻步骤会同时去除部分的图案层865，而形成如图12B中所示的外观。随后，如图12C所示，通过图案层865的开口蚀刻磊晶层110，以形成源极接触窗977。然后，以离子植入方式形成重掺杂区980于源极接触窗977底部。接下来，形成一导电结构(图未示)于源极接触窗977内，电性连接重掺杂区980与源极区160，以完成本实施例的制造过程。第十三实施例 在上述各个实施例中，ρ型重掺杂区位于源极接触窗的底部，且大致是位于源极区的下方。不过，本发明并不限于此。如图13所示，此ρ型重掺杂区1080与源极区1060也可以是交替排列于本体区150的表面层。至于此实施例中的ρ型重掺杂区1080与源极区1060的制造方法，除了可利用两道微影步骤分别在本体区150的表面层定义出重掺杂区与源极区的位置外，并分别施以离子植入步骤外，也可仅利用一道微影步骤来定义重掺杂区或源极区的位置。举例来说，可先在本体区150的表面层全面植入η型掺杂物，然后再以微影步骤定义出重掺杂区的范围，并于所定义出来的范围内植入高浓度的P型掺杂物，使植入区域的导电型由η型转变为ρ型。借此，即可形成交替排列的重掺杂区与源极区。上述实施例利用微影步骤定义重掺杂区的范围，并于定义重掺杂区的步骤前，先于本体的表面层全面植入η型掺杂物。不过，本发明并不限于此。此微影步骤也可用以定义源极区的范围，而上述全面植入步骤也可为植入P型掺杂物。如上所述，本发明的沟槽式功率半导体元件的制造方法，可以使第一沟槽自动对准于P型重掺杂区，以避免对准误差的产生。其次，本实施例形成于第一沟槽下部分的第二多晶娃结构与介电结构有助于改善栅极沟槽与漏极间电场分布。同时，搭配形成于介电结构两侧，且延伸至本体底面的重掺杂区，即可在沟槽式功率半导体元件的动态特性的改善与崩溃电压的维持之间，取得良好的平衡。本发明可以改善沟槽式功率半导体元件的动态特性与提升崩溃电压，并保持结构的可靠性。但是以上所述，仅为本发明的较佳实施例而已，不能以此限定本发明的保护范围，即凡依本发明权利要求及说明书内容所作的简单的等效变化与修改，都仍属本发明权利要求涵盖的范围内。另外本发明的任一实施例或权利要求范围不需要达到本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文献检索之用，并非用来限制本发明的保护范围。
权利要求
1.一种提升崩溃电压的沟槽式功率半导体元件，其特征在于，该提升崩溃电压的沟槽式功率半导体元件包括 基材； 至少二个栅极沟槽，位于该基材内； 第一介电层，覆盖该栅极沟槽的内侧表面； 第一多晶硅结构，位于该至少二个栅极沟槽内； 至少一个第一沟槽，位于该二个栅极沟槽之间； 第一导电型的本体区，位于该至少二个栅极沟槽间，该第一沟槽贯穿该本体区且延伸至该本体区下方； 第一导电型的第二多晶硅结构，填入该第一沟槽的下部分，该第二多晶硅结构位于该本体区下方，并且与该本体区间隔预定距离； 第二导电型的源极区，位于该本体区的上部分，该第二导电型与该第一导电型的电性相反； 第一导电型的重掺杂区，位于该本体区内；以及 源极金属层，电性连接该重掺杂区与该源极区。
2.如权利要求1所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该重掺杂区与该源极区交替排列于该本体区的该上部分。
3.如权利要求1所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该沟槽式功率半导体元件还包括介电结构，填入该第一沟槽内，该介电结构位于该第二多晶硅结构上方，并且向上延伸至该本体区。
4.如权利要求3所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该沟槽式功率半导体兀件还包括层间介电层，位于该第一多晶娃结构上，该层间介电层在对应于该第一沟槽处，定义有宽度大于该第一沟槽的源极接触窗，并且，该重掺杂区位于该源极接触窗的底部。
5.如权利要求4所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该介电结构突出于该源极接触窗的底部，并且，该重掺杂区位于该介电结构的两侧。
6.如权利要求3所述的提升崩溃电压的沟槽式功率半导体元件，其特征在于，该重掺杂区邻接于该介电结构，并且，该重掺杂区的底部延伸至该本体区下方。
7.如权利要求1至6任一项所述的提升崩溃电压的沟槽式功率半导体元件，还包括插塞结构，填入该第一沟槽内，该插塞结构位于该第二多晶硅结构上方，并且至少向上延伸至该本体区，并且，该插塞结构为第二导电型的第三多晶硅结构或是金属插塞。
8.一种提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，该沟槽式功率半导体元件的制造方法至少包括下列步骤 提供基材； 形成至少二个栅极沟槽于该基材内； 形成第一介电层覆盖该栅极沟槽的内侧表面； 形成第一多晶硅结构于该至少二个栅极沟槽内； 形成至少一个第一沟槽于该二个栅极沟槽之间； 形成第一导电型的第二多晶硅结构于该第一沟槽的下部分；形成第一导电型的本体区于该至少二个栅极沟槽间，该第一沟槽向下延伸至该本体区下方，该第二多晶硅结构位于该本体区下方，且与该本体区间隔预定距离； 形成第二导电型的源极区于该本体区的上部分； 形成层间介电层覆盖该第一多晶硅结构，并利用该层间介电层在对应于该第一沟槽处，定义出源极接触窗； 形成第一导电型的重掺杂区于该本体区内；以及 填入源极金属层于该源极接触窗内，以电性连接该重掺杂区与该源极区。
9.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，在形成该第一导电型的第二多晶硅结构的步骤后，还包括填入介电结构于该第一沟槽内，该介电结构位于该第二多晶硅结构上方，并且向上延伸至该本体区，形成该介电结构的步骤包括 形成介电层覆盖该层间介电层，并填满该第一沟槽；以及 以蚀刻方式去除该第一沟槽外侧的该介电层，并且扩张该源极接触窗的宽度。
10.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该重掺杂区与该源极区的步骤包括二道离子植入步骤，分别植入该第一导电型的掺杂物与该第二导电型的掺杂物于该本体区，并且，该二道离子植入步骤的植入区域有部分重迭，以形成该重掺杂区与该源极区交替排列于该本体区的该上部分。
11.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该重掺杂区的步骤为通过该源极接触窗植入该第一导电型的掺杂物于该本体区内，以形成该重掺杂区，并且，该重掺杂区的底部延伸至该本体区下方。
12.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该重掺杂区的步骤包括 形成重掺杂多晶娃结构于该介电结构上方；以及 使该重掺杂多晶硅结构内的掺杂物热扩散至该本体区内，以形成该重掺杂区。
13.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该第一沟槽的步骤晚于形成该源极区于该本体区的该上部分的步骤，并且，该第一沟槽贯穿该本体区。
14.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该第一沟槽的步骤早于形成该本体区的步骤，该第一沟槽的深度大于该栅极沟槽的深度，并且，形成该第二多晶硅结构的步骤早于形成该第一多晶硅结构的步骤。
15.如权利要求8所述的提升崩溃电压的沟槽式功率半导体元件的制造方法，其特征在于，形成该第一导电型的第二多晶硅结构的步骤后，还包括填入插塞结构于该第一沟槽内，该插塞结构位于该第二多晶硅结构上方，并且至少向上延伸至该本体区，插塞结构第二导电型的第三多晶硅结构或是金属插塞。
全文摘要
本发明提供一种提升崩溃电压的沟槽式功率半导体元件及其制造方法，该提升崩溃电压的沟槽式功率半导体元件在相邻的栅极沟槽之间形成有一第一沟槽，贯穿本体区；在第一沟槽底部具有一多晶硅结构，其导电型与此功率半导体元件的本体区的导电型相同，并且与本体区间隔一预定距离；在多晶硅结构上方形成有介电结构，至少向上延伸至本体区；本体区的上部分形成有源极区；本体区内并具有重掺杂区；导电结构电性连接重掺杂区与源极区。本发明可以改善沟槽式功率半导体元件的动态特性与提升崩溃电压，并保持结构的可靠性。
文档编号H01L29/06GK103066102SQ201210042380
公开日2013年4月24日 申请日期2012年2月23日 优先权日2011年10月18日
发明者叶俊莹 申请人:科轩微电子股份有限公司