专利名称：静电放电保护装置的利记博彩app
技术领域：
本发明涉及一种静电放电(Electrostatic Discharge, ESD)保护装置,且特别是涉及一种具有半导体集成电路的静电放电保护装置。
背景技术：
静电放电起因于短时间内(一般在100纳秒nanosecond之内)的高压放电所引进的强大电流脉冲。集成电路及半导体元件对于静电放电相当敏感。尤其是在元件安装时，因为人类或机器碰触接脚，常使强大电流脉冲通过集成电路，而导致元件失效。因此有需要提供集成电路有效的静电放电保护装置。娃控整流器(SiliconControlled Rectifier, SCR)是一种芯片式(on-chip)的半导体静电放电保护装置；由于具有关键尺寸小、电流的汲取/供应能力(currentsinking/sourcing capacity)强、低导通阻抗(turn-on impedance)、低消耗功率(powerdissipation)以及高散热效率等特性。因此，是目前业界所广为采用的静电放电保护装置之一.然而,娃控整流器仍有高启动电压(trigger voltage),而无法即时启动,来保护集成电路的问题。因此在实际运用上，硅控整流器通常还必须搭配其他，例如二极管或扩散电阻(diffusion resistor),等次级保护元件，以提供集成电路有效的静电放电保护。也因此使集成电路的整体布局尺寸(lay-out size)无法降低,也使集成电路的制作工艺相对复杂化，进而增加制造成本。因此有需要提供一种先进的半导体集成电路静电放电保护装置，解决现有技术所面临的问题。
发明内容
本发明的目的在于提供一种静电放电保护装置，以解决上述问题。为达上述目的，本发明提供一种静电放电保护装置包括:基材、第一阱区、第一掺杂区、第二掺杂区以及外延层。第一阱区位于基材中，具有第一电性。第一掺杂区具有第一电性，位于第一阱区之中。第二掺杂区具有第二电性，位于第一阱区之中。外延层，位于基材中，具有彼此分隔的第三掺杂区和第四掺杂区，第三掺杂区具有第一电性，第四掺杂区具有第二电性。其中，第一掺杂区、第一阱区和第三掺杂区之间具有一第一双极晶体管等效电路；第二掺杂区、第一阱区和第四掺杂区之间具有一第二双极晶体管等效电路；且第一双极晶体管等效电路和第二双极晶体管等效电路，具有相异的多数载流子(majoritycarrier)。在本发明的一实施例之中，外延层还包括第一分隔区，用来分隔第三掺杂区、第四掺杂区以及基材，且第一分隔区的掺杂浓度，实质小于第四掺杂区的掺杂浓度。在本发明的一实施例之中，第一分隔区具有第二电性，且具有实质大于等于O的掺杂浓度。在本发明的一实施例之中，外延层由娃锗(SiGe)外延材质所构成。
在本发明的一实施例之中，第一电性为N型，第二电性为P型。第一双极晶体管等效电路是一 NPN双极晶体管等效电路；第二双极晶体管等效电路是一 PNP双极晶体管等效电路。在本发明的一实施例之中，第二掺杂区由硅锗外延材质所构成。在本发明的一实施例之中，第一掺杂区和第二掺杂区包含于一碳化硅(SiC)掺杂外延层所构成；且此碳化硅掺杂外延结构还包括一个第二分隔区，用来分隔第一掺杂区、第二掺杂区以及第一阱区，且第二分隔区的掺杂浓度实质小于第一掺杂区的掺杂浓度。在本发明的一实施例之中，第二分隔区具有N型电性，且具有实质大于等于O的掺杂浓度。 在本发明的一实施例之中，静电放电保护装置还包括位于基材中，具有第二电性的第二阱区；且外延层位于第二阱区中。其中，第一分隔区用来分隔第三掺杂区、第四掺杂区以及第二阱区。在本发明的一实施例之中，第一电性为N型，第二电性为P型；第一电性为N型，第二电性为P型。第一双极晶体管等效电路是一 NPN双极晶体管等效电路；第二双极晶体管等效电路是一 PNP双极晶体管等效电路。在本发明的一实施例之中，外延层由碳化硅所构成。其中，第一电性为P型，第二电性为N型；第一双极晶体管等效电路是一 PNP双极晶体管等效电路；第二双极晶体管等效电路是一 NPN双极晶体管等效电路。在本发明的一实施例之中，第二掺杂区由碳化硅外延材质所构成。在本发明的 一实施例之中，第一掺杂区和第二掺杂区包含于一硅锗外延层中；且此硅锗外延层还包括一第二分隔区，用来分隔第一掺杂区、第二掺杂区以及第一阱区，且第二分隔区的掺杂浓度实质小于第一掺杂区的掺杂浓度。其中，第二分隔区具有P型电性，且具有实质大于等于O的掺杂浓度。在本发明的一实施例之中，静电放电保护装置还包括位于基材中，具有第二电性的第二阱区；且外延层位于第二阱区中，第一分隔区用来分隔第三掺杂区、第四掺杂区以及第二阱区。其中，第一电性为P型，第二电性为N型；第一双极晶体管等效电路是一 PNP双极晶体管等效电路；第二双极晶体管等效电路是一 NPN双极晶体管等效电路。在本发明的一实施例之中，第一掺杂区和第二掺杂区包含于一硅锗外延层中。而此锗外延层还包括一第二分隔区，用来分隔第一掺杂区、第二掺杂区以及第一阱区，且第二分隔区的掺杂浓度实质小于第一掺杂区的掺杂浓度。其中，第二分隔区为P型，且具有实质大于等于O的掺杂浓度。根据上述，本发明的实施例是提供一种先进的半导体集成电路静电放电保护装置。其中，半导体集成电路静电放电保护装置，包含两个分别为NPN及PNP的双极晶体管等效电路所构成的硅控整流器。一方面，采用掺杂浓度相对较低于硅控整流器之阴极或阳极的外延材质，来形成至少一个连接硅控整流器之阴极或阳极端的P/N接面，藉以增加用来连接NPN或PNP双极晶体管，与相对应之阴极或阳极之电路的阻抗。另一方面，利用外延材质所提供的压缩或拉伸应力，来增进PNP或NPN晶体管的载流子或电子迁移率，以达到降低半导体硅控整流器的启动电压，提供半导体元件更有效的静电放电保护的效果。应用于集成电路的制造，可简化集成电路的结构与制作工艺工序，进而降低集成电路的整体布局尺寸和制造成本。
图1为本发明的一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图2为本发明的另一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图3为本发明的又一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图4为本发明的再一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图5为本发明的又另一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图6为本发明 的又再一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图7为本发明的再另一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图8为本发明 的又再一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图；图9为本发明的又另一实施例，所绘示的一种具有硅控整流器的半导体静电放电保护装置的剖面示意图。主要元件符号说明10:半导体静电放电保护装置20:半导体静电放电保护装置30:半导体静电放电保护装置40:半导体静电放电保护装置50:半导体静电放电保护装置60:半导体静电放电保护装置70:半导体静电放电保护装置80:半导体静电放电保护装置90:半导体静电放电保护装置100:硅控整流器101:基材IOla:基材的表面102:阱区103:掺杂区104:掺杂区105:外延层105a:掺杂区105b:掺杂区105c:分隔区106:浅沟隔离结构110:PNP双极晶体管120:NPN双极晶体管 200:硅控整流器204:掺杂区210:PNP双极晶体管220:NPN双极晶体管300:硅控整流器308:外延层308a:掺杂区308b:掺杂区308c:分隔区
310:PNP双极晶体管320:NPN双极晶体管400:硅控整流器401:基材401a:基材的表面402:阱区403:掺杂区404:掺杂区405:外延层405a:惨杂区405b:掺杂区405c:分隔区406:浅沟隔离结构410:PNP双极晶体管420:NPN双极晶体管500:硅控整流器504:掺杂区510:PNP双极晶体管520:NPN双极晶体管600:硅控整流器608:外延层608a:掺杂区608b:掺杂区608c:分隔区610 =PNP双极晶体管 620 =NPN双极晶体管700:硅控整流器701:基材
701a:基材的表面 702:讲区703:掺杂区704:掺杂区705:外延层705a:掺杂区705b:掺杂区705c:分隔区706:浅沟隔离结构707:阱区710 =PNP双极晶体管720 =NPN双极晶体管800:硅控整流器808:外延层808a:掺杂区808b:掺杂区808c:分隔区810:PNP双极晶体管820:NPN双极晶体管900:硅控整流器901:基材901a:基材的表面902:阱区903:掺杂区904:掺杂区905:外延层905a:掺杂区905b:掺杂区905c:分隔区906:浅沟隔离结构907:阱区910:PNP双极晶体管920 =NPN双极晶体管
具体实施例方式本发明是在提供一种半导体静电放电保护装置，以降低半导体静电放电保护装置中，硅控整流器的启动电压，增进静电放电保护效果。为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举数个半导体集成电路静电放电保护装置作为较佳实施例，并配合所附图式，作详细说明如下。请参照图1，图1是根据本发明的一实施例，所绘示的一种具有硅控整流器100的半导体静电放电保护装置10的剖面示意图。半导体静电放电保护装置10包括:基材101、阱区102、掺杂区103、掺杂区104以及外延层105。基材101为一 P型掺杂硅基材。阱区102，则是一具有N型掺质，且由基材101的表面IOla向下延伸的N型阱区(以N well表示)。掺杂区103为N型掺杂区；也由基材101的表面IOla延伸进入阱区102中；且掺杂区103，具有较阱区102还要高的N型掺杂浓度(以N+表示)。掺杂区104为P型掺杂区(以P+表示)，由基材101的表面IOla延伸进入阱区102，并通过一浅沟隔离结构106，与惨杂区103隔尚。外延层105，嵌设于基材101之中，且向外延伸而穿过基材101的表面101a，并通过另一浅沟隔离结构106，与掺杂区103和104分离。外延层105包含掺杂区105a、掺杂区105b以及分隔区105c。其中，掺杂区105a为N型掺杂区，具有实质高于阱区102的N型掺杂浓度(以N+表示)；掺杂区105b为P型掺杂区(以P+表示)；且掺杂区105a和掺杂区105b 二者，分别由基材101的表面IOla延伸进入阱区102之中。分隔区105c用来分隔掺杂区105a、掺杂区105b和阱区102，使三者彼此隔离。在本发明的一些实施例之中，分隔区105c可以由无掺杂的外延材质所构成，也可以由掺杂有掺质的外延材质所构成。在本实施例之中,外延层105由硅锗外延材质所构成；且分隔区105c具有P型掺质，其掺杂浓度实质小于掺杂区105b中的P型掺杂浓度。通过上述结构，可在掺杂区104、阱区102、分隔区105c和掺杂区105b之间形成一个PNP双极晶体管110等效电路；并且在掺杂区103、阱区102、分隔区105c和掺杂区105a之间形成一个NPN双极晶体管120等效电路。进而，构成一组具有硅控整流器100的半导体静电放电保护装置10。可用来提供形成于基材101中的集成电路(未绘示)，有效的静电放电保护。其中，掺杂区104、阱区102和分隔区105c分别为PNP双极晶体管110的射极(Emitter，E)、基极(Base,B)与集极(Collector，C);掺杂区 105a、分隔区 105c 和阱区 102则分别为NPN双极晶体管120的射极、基极与集极。掺杂区103和104连接硅控整流器100的阳极(以Anode表示)；掺杂区105a和105b连接硅控整流器100的阴极(以Cathode表示)O由于，用来连接硅控整流器100的阴极，且作为NPN双极晶体管120的基极的分隔区105c，具有相对较低于掺杂区105b的掺杂浓度，因此可增加NPN双极晶体管120和阴极之间连接电路的阻抗，达到降低硅控整流器100的启动电压的效果。又由于外延层105由硅锗外延材质所构成，可对硅基材101的阱区102提供压缩应力，来增进PNP双极晶体管110中的空穴载流子迁移率，可更进一步降低硅控整流器100的启动电压。请参照图2，图2是根据本发明的另一实施例，所绘示的一种具有硅控整流器200的半导体静电放电保护装置20的剖面示意图。其中，半导体静电放电保护装置20的结构，大致与半导体静电放电保护装置10相同。二者的差别在于:半导体静电放电保护装置20的掺杂区204，也为硅锗外延材质所构成。由硅锗外延材质所构成的外延层105和掺杂区204，可提供更高的压缩应力，更进一步增进PNP双极晶体管210中的空穴载流子迁移率，进而更降低硅控整流器200 (包含PNP双极晶体管210和NPN双极晶体管220)的启动电压。
另外，在本发明的一些实施例之中，半导体静电放电保护装置10的掺杂区103和104，可采用碳化硅外延材质来加以取代。例如请参照图3，图3是根据本发明的又一实施例，所绘示的一种具有硅控整流器300的半导体静电放电保护装置30的剖面示意图。在本实施例之中，除了外延层308以外，半导体静电放电保护装置10的结构，大致与半导体静电放电保护装置30的结构相同。在本实施例之中，外延层308包含掺杂区308a、掺杂区308b以及分隔区308c。掺杂区308a为N型掺杂区，具有高于阱区102的掺杂浓度(以N+表示)；掺杂区308b为P型掺杂区(以P+表示)；而分隔区308c则用来分离掺杂区308a、掺杂区308b和阱区102，使
三者彼此隔离。在本发明的一些实施例之中，分隔区308c可以由无掺杂的碳化硅外延材质所构成，也可以由掺杂有N型掺质的碳化硅外延材质所构成。在本实施例之中，分隔区308c具有N型掺质，其掺杂浓度实质小于掺杂区308b和阱区102中的N型掺杂浓度。通过上述结构，可在掺杂区308b、分隔区308c、阱区102、分隔区105c和掺杂区105b之间形成一个PNP双极晶体管310等效电路；并且在掺杂区105a、分隔区105c、阱区102、分隔区308c和掺杂区308a之间形成一个NPN双极晶体管320等效电路。进而，构成一组具有硅控整流器300的半导体静电放电保护装置30。可用来提供形成于基材101中的集成电路(未绘示)，有效的静电放电保护。在本实施例之中，分隔区308c、阱区102和分隔区105c则分别为PNP双极晶体管310的射极、基极与集极；掺杂区105b、分隔区105c和阱区102分别为NPN双极晶体管320的射极、基极与集极。掺杂区308a和308b连接硅控整流器300的阳极；掺杂区105a和105b则连接硅控整流器300的阴极。由于，用来连接硅控整流器300的阴极，且作为NPN双极晶体管320的基极的分隔区105c，具有相对比较低于掺杂区105b的掺杂浓度，因此可增加NPN双极晶体管320和阴极之间连接电路的阻抗。同理，用来连接硅控整流器300的阳极，且作为PNP双极晶体管310的射极的分隔区308c，因·为具有相对较低于掺杂区308a和阱区102的掺杂浓度，也可增加PNP双极晶体管310和阳极之间连接电路的阻抗。而上述二者的结合，恰可达到降硅控整流器300的启动电压的加乘效果。请参照图4，图4是根据本发明的再一实施例，所绘示的一种具有硅控整流器400的半导体静电放电保护装置40的剖面示意图。半导体静电放电保护装置40包括:基材
401、阱区402、掺杂区403、掺杂区404以及外延层405。基材401为一 P型掺杂硅基材。阱区402则位于基材401之中的P型阱区(以P well表示)。掺杂区403亦为P型掺杂区，由基材401的表面401a延伸进入阱区402中；且掺杂区403，具有实质高于阱区402的P型掺杂浓度(以P+表示)。掺杂区404为N型掺杂区(以N+表示)，由基材401的表面401a延伸进入阱区402，并通过一浅沟隔离结构406与掺杂区403隔离。外延层405，嵌设于基材401之中，并向外延伸穿过基材401的表面401a，并通过另一浅沟隔离结构406，与掺杂区403和404分离。外延层405包含掺杂区405a、掺杂区405b以及分隔区405c。其中，掺杂区405a为P型掺杂区，具有实质高于阱区402的P型掺杂浓度(以P+表示)；掺杂区405b为N型掺杂区(以N+表示)；且掺杂区405a和掺杂区405b 二者，分别由基材401的表面401a延伸进入阱区402之中。分隔区405c用来分离掺杂区405a、掺杂区405b和阱区402，使三者彼此隔离。在本发明的一些实施例之中，分隔区405c可以由无掺杂的外延材质所构成，也可以由掺杂有N型掺质的外延材质所构成。在本实施例之中，外延层405由碳化硅外延材质所构成，分隔区405c具有N型掺质，其掺杂浓度实质小于掺杂区405b的掺质浓度。通过上述结构，可在掺杂区403、阱区402、分隔区405c和掺杂区405a之间形成一个PNP双极晶体管410等效电路；并且在掺杂区404、阱区402、分隔区405c和掺杂区405b之间形成一个NPN双极晶体管420等效电路。进而，构成包含有至少一组硅控整流器400的半导体静电放电保护装置40。可用来提供形成于基材401中的集成电路(未绘示)有效的静电放电保护。其中，掺杂区405a、分隔区405c和阱区402，分别为PNP双极晶体管410的射极、基极与集极；掺杂区404、阱区402和分隔区405c，则分别为NPN双极晶体管420的射极、基极与集极。掺杂区403和404连接硅控整流器400的阴极；掺杂区405a和405b连接硅控整流器400的阳极。由于，用来连接硅控整流器400的阳极，且作为PNP双极晶体管410的基极的分隔区405c，具有相对较低于掺杂区405b的掺杂浓度，因此可增加PNP双极晶体管410和阳极之间连接电路的阻抗，达到降硅控整流器400的启动电压的效果。又由于分隔区405c由碳化娃外延材质所构成,可对娃基材401的讲区402提供拉伸应力，来增进NPN双极晶体管420中的电子迁移率，进而更进一步降低硅控整流器400的启动电压。请参照图5，图5是根据本发明的又另一实施例，所绘示的一种具有硅控整流器500的半导体静电放电保护装置50的剖面示意图。其中，半导体静电放电保护装置50的结构，大致与半导体静电放电保护装置40相同。二者的差别在于:半导体静电放电保护装置50的掺杂区504,由碳化娃外延材质所构成。通过外延层405和掺杂区504所形成的拉伸应力，可更进一步增进NPN双极晶体管520中的电子迁移率，进而更降低硅控整流器500 (包含PNP双极晶体管510和NPN双极晶体管520)的启动电压。
另外，在本发明的一些实施例之中，半导体静电放电保护装置40的掺杂区403和404，可采用硅锗外延材质来加以取代。例如请参照图6，图6是根据本发明的又再一实施例，所绘示的一种具有硅控整流器600的半导体静电放电保护装置60的剖面示意图。在本实施例之中，除了外延层608以外，半导体静电放电保护装置60的结构，大致与半导体静电放电保护装置40的结构相同。在本实施例之中，外延层608包含掺杂区608a、掺杂区608b以及分隔区608c。其中，掺杂区608a为N型掺杂区(以N+表示)；掺杂区608b为P型掺杂区(以P+表示)，具有实质高于阱区402的P型掺杂浓度；而分隔区608c则用来分离掺杂区608a、掺杂区608b和阱区402，使三者彼此隔离。在本发明的一些实施例之中，分隔区608c可以由无掺杂的硅锗外延材质所构成，也可以由掺杂有P型掺质的硅锗外延材质所构成。在本实施例之中，分隔区608c具有P型掺质，其掺杂浓度实质小于掺杂区608b和阱区402的掺质浓度。通过上述结构，可在掺杂区405a、分隔区405c、阱区402、分隔区608c和掺杂区608b之间，形成一个PNP双极晶体管610等效电路；并且在掺杂区608a、分隔区608c、阱区
402、分隔区405c和掺杂区405b之间，形成一个NPN双极晶体管620等效电路。进而，构成一组具有硅控整流器600的半导体静电放电保护装置60。可用来提供形成于基材401中的集成电路(未绘示)，有效的静电放电保护。其中，掺杂区405a、分隔区405c和阱区402，分别为PNP双极晶体管610的射极、基极与集极；分隔区608c、阱区402和分隔区405c，则分别为NPN双极晶体管620的射极、基极与集极。掺杂区608a和608b连接硅控整流器600的阴极；掺杂区405a和405b连接硅控整流器600的阳极。由于，用来连接硅控整流器600的阳极，且作为PNP双极晶体管610的基极的分隔区405c，具有相对较低于掺杂区405a的掺杂浓度，因此可增加PNP双极晶体管610和阳极之间连接电路的阻抗。同理，用来连接硅控整流器600的阴极，且作为NPN双极晶体管620的射极的分隔区608c，因为具有相对较低于掺杂区608b和阱区402的掺杂浓度，也可增加NPN双极晶体管620和阴极之间连接电路的阻抗。而上述二者的结合，可达到降硅控整流器600的启动电压的加乘效果。请参照图7，图7是根据本发明的再另一实施例，所绘示的一种具有硅控整流器700的半导体静电放电保护装置70的剖面示意图。半导体静电放电保护装置70包括:基材701、阱区702、阱区707、掺杂区703、掺杂区704以及外延层705。基材701为一 P型掺杂硅基材。阱区702是一 N型阱区(以N well表示)，由基材701的表面701a向下延伸进入基材701。阱区707，则是一由基材701的表面701a向下延伸的P型阱区(以P well表示)O掺杂区703为N型掺杂区，由基材701的表面701a延伸进入阱区702之中；且掺杂区703，具有较阱区702较高的N型掺杂浓度(以N+表示)。掺杂区704为P型掺杂区(以P+表示)，由基材701的表面701a延伸进入阱区702，之中，且通过一浅沟隔离结构706，和惨杂区703隔尚。外延层705，由基材701的表面701a延伸进入阱区707之中，并通过另一浅沟隔离结构706，与掺杂区703和70 4隔离。外延层705包含掺杂区705a、掺杂区705b以及分隔区705c。其中，掺杂区705a为N型掺杂区(以N+表示)；掺杂区705b为P型掺杂区(以P+表示)，具有实质高于阱区707的P型掺杂浓度。分隔区705c用来分离掺杂区705a、掺杂区705b和阱区707，使三者彼此隔离。在本发明的一些实施例之中，分隔区705c可以由无掺杂的外延材质所构成，也可以由掺杂有P型掺质的外延材质所构成。在本实施例之中，外延层705是由硅锗外延材质所构成。分隔区705c具有P型掺质，其掺杂浓度实质小于掺杂区705b和阱区707的掺质浓度。通过上述结构，可在掺杂区704、阱区702、阱区707、分隔区705c和掺杂区705b之间，形成一个PNP双极晶体管710等效电路；并且在掺杂区703、阱区702、阱区707、分隔区705c和掺杂区705a之间，形成一个NPN双极晶体管720等效电路。进而，构成一组具有硅控整流器700的半导体静电放电保护装置70。可用来提供形成于基材701中的集成电路(未绘示)，有效的静电放电保护。其中，掺杂区704、阱区702和阱区707，分别为PNP双极晶体管710的射极、基极与集极；分隔区705c、阱区707和阱区702，则分别为NPN双极晶体管720的射极、基极与集极。掺杂区703和704连接硅控整流器700的阳极；掺杂区705a和705连接硅控整流器700的阴极。
由于，用来连接硅控整流器700的阴极，且作为NPN双极晶体管720的基极的分隔区705c，具有相对较低于掺杂区705b和阱区707的掺杂浓度，因此可增加NPN双极晶体管720和阴极之间连接电路的阻抗，达到降硅控整流器700的启动电压的效果。在本发明的再一些实施例之中，半导体静电放电保护装置70的掺杂区703和704，可采用碳化硅外延材质来加以取代。例如请参照图8，图8是根据本发明的又再一实施例，所绘示的一种具有硅控整流器800的半导体静电放电保护装置80的剖面示意图。在本实施例之中，除了外延层808以外，半导体静电放电保护装置80的结构，大致与半导体静电放电保护装置70的结构相同。在本实施例之中，外延层808包含掺杂区808a、掺杂区808b以及分隔区808c。其中，掺杂区808a为N型掺杂区(以N+表示)，具有实质较阱区702还高的N型掺杂浓度；掺杂区808b为P型掺杂区(以P+表示)；而分隔区808c用来分离掺杂区808a、掺杂区808b和阱区702，使三者彼此隔离。在本发明的一些实施例之中，分隔区808c可以由无掺杂的碳化硅外延材质所构成，也可以由掺杂有N型掺质的碳化硅外延材质所构成。在本实施例之中，分隔区808c具有N型掺质，其掺杂浓度，实质小于掺杂区808a和阱区702的掺质浓度。通过上述结构，可在掺杂区808b、分隔区808c、阱区702、阱区707、分隔区705c和掺杂区705b之间，形成一个PNP双极晶体管810等效电路；并且在掺杂区705a、分隔区705c、阱区702、阱区707、分隔区808c和掺杂区808a之间，形成一个NPN双极晶体管820等效电路。进而，构成一组具有硅控整流器800的半导体静电放电保护装置80。可用来提供形成于基材701中的集成电路(未绘示 )，有效的静电放电保护。其中，分隔区808c、阱区702和阱区707，分别为PNP双极晶体管810的射极、基极与集极；分隔区705c、阱区707和阱区702，则分别为NPN双极晶体管820的射极、基极与集极。掺杂区808a和808b，连接硅控整流器800的阳极；掺杂区705a和705b，则连接硅控整流器800的阴极。由于，用来连接硅控整流器800的阴极，且作为NPN双极晶体管820的射极的分隔区705c，具有相对较低于掺杂区805b和阱区707的掺杂浓度，因此可增加NPN双极晶体管820和阴极之间连接电路的阻抗。同理，用来连接硅控整流器800的阳极，且作为PNP双极晶体管810的基极的分隔区808c，因为具有相对较低于掺杂区808a和阱区702的掺杂浓度，也可增加PNP双极晶体管810和阳极之间连接电路的阻抗。而上述二者的结合，恰可达到降硅控整流器800的启动电压的加乘效果。请参照图9，图9是根据本发明的又再一实施例，所绘示的一种具有硅控整流器900的半导体静电放电保护装置90的剖面示意图。半导体静电放电保护装置90包括:基材901、阱区902、阱区907、掺杂区903、掺杂区904以及外延层905。基材901为一 P型掺杂硅基材。阱区902是一由基材901的表面901a向下延伸的P型阱区(以P well表示)。阱区907则是一由基材901的表面901a向下延伸的N型阱区(以N well表示)。掺杂区903为P型掺杂区，由基材901的表面901a延伸进入阱区902中；且掺杂区903，具有较阱区902较高的P型掺杂浓度(以P+表示)。掺杂区904为N型掺杂区(以N+表示)，由基材901的表面901a延伸进入阱区902，并通过浅沟隔离结构906，和掺杂区903隔离。
外延层905，由基材901的表面901a延伸进入阱区907之中，并通过浅沟隔离结构906，与掺杂区903和904隔离。外延层905包含掺杂区905a、掺杂区905b以及分隔区905c。其中，掺杂区905a为N型掺杂区(以N+表示)，具有实质高于阱区907的P型掺杂浓度；掺杂区905b为P型掺杂区(以P+表示)。分隔区905c用来分离掺杂区905a、掺杂区905b和阱区907，使三者彼此隔离。分隔区905c可以由无掺杂的外延材质所构成，也可以由掺杂有掺质的外延材质所构成。在本实施例之中，外延层905是由硅锗外延材质所构成。分隔区905c具有N型掺质，其掺杂浓度实质小于掺杂区905a和阱区907的掺质浓度。通过上述结构，可在掺杂区903、阱区902、阱区907、分隔区905c和掺杂区905a之间，形成一个PNP双极晶体管910等效电路；并且在掺杂区904、阱区902、阱区907、分隔区905c和掺杂区905b之间，形成一个NPN双极晶体管920等效电路。进而，构成一组具有硅控整流器900的半导体静电放电保护装置90。可用来提供形成于基材901中的集成电路(未绘示)，有效的静电放电保护。其中，分隔区905c、阱区907和阱区902，分别为PNP双极晶体管910的射极、基极与集极；掺杂区904、阱区902和阱区907，则分别为NPN双极晶体管920的射极、基极与集极。掺杂区903和904连接硅控整流器900的阴极；掺杂区905a和905b连接硅控整流器900的阳极。由于，用来连接硅控整流器900的阳极，且作为PNP双极晶体管910的基极的分隔区905c，具有相对较低于掺杂区905a和阱区907的掺杂浓度，因此可增加PNP双极晶体管910和阳极之间连接电路的阻抗，达到降硅控整流器900的启动电压的效果。根据上述，本发明的实施例是提供一种先进的半导体集成电路静电放电保护装置。其中，半导体集成电路静电放电保护装置包含，由两个分别为NPN及PNP的双极晶体管等效电路所构成的硅控整流器。一方面，采用掺杂浓度相对较低于硅控整流器的阴极或阳极的外延材质，来形成至少一个连接硅控整流器的阴极或阳极端的P/N接面，用以增加用来连接NPN或PNP双极晶体管，与相对应的阴极或阳极的电路的阻抗。另一方面，利用外延材质所提供的压缩或拉伸应力，来增进PNP或NPN晶体管的载流子或电子迁移率，以达到降低半导体硅控整流器的启动电压，提供半导体元件更有效的静电放电保护的效果。应用于集成电路的制造，可简化集成电路的结构与制作工艺工序，进而降低集成电路的整体布局尺寸和制造成本。虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围应以权利要求所界定的为准。
权利要求
1.一种静电放电保护装置，其包括: 基材； 第一阱区，位于该基材中，具有第一电性； 第一掺杂区，具有该第一电性，位于该第一阱区之中； 第二掺杂区，具有第二电性，位于该第一阱区之中；以及 外延层，位于该基材中，具有彼此分隔的第三掺杂区和第四掺杂区，其中该第三掺杂区具有该第一电性，该第四掺杂区具有该第二电性； 其中，该第一掺杂区、该第一阱区和第三掺杂区之间具有第一双极晶体管等效电路，该第二掺杂区、该第一阱区和该第四掺杂区之间具有第二双极晶体管等效电路，且该第一双极晶体管等效电路和第~■双极晶体管等效电路，具有相异的多数载流子(majoritycarrier)。
2.如权利要求1所述的静电放电保护装置，其中该外延层还包括第一分隔区，用来分隔该第三掺杂区、该第四掺杂区以及该基材，且该第一分隔区具有实质小于该第四掺杂区的一掺杂浓度。
3.如权利要求2所述的静电放电保护装置，其中该第一分隔区具有该第二电性，且具有实质大于等于O的该掺杂浓度。
4.如权利要求2所述的静电放电保护装置，其中该外延层由硅锗(SiGe)外延材质所构成。
5.如权利要求4所述的静电放电保护装置，其中该第一电性为N型，该第二电性为P型；该第一双极晶体管等效电路是一 NPN双极晶体管等效电路；该第二双极晶体管等效电路是一 PNP双极晶 体管等效电路。
6.如权利要求5所述的静电放电保护装置，其中该第二掺杂区由硅锗外延材质所构成。
7.如权利要求5所述的静电放电保护装置，其中该第一掺杂区和该第二掺杂区，包含于一碳化硅(SiC)外延层中；该碳化硅外延层还包括第二分隔区，用来分隔该第一掺杂区、该第二掺杂区以及该第一阱区；且该第二分隔区，具有实质小于该第一掺杂区的一掺杂浓度。
8.如权利要求7所述的静电放电保护装置，其中该第二分隔区具有N型电性，且具有实质大于等于O的该掺杂浓度。
9.如权利要求4所述的静电放电保护装置，还包括第二阱区，位于该基材中，具有该第二电性；且该外延层位于该第二阱区中，该第一分隔区用来分隔该第三掺杂区、该第四掺杂区以及该第二阱区。
10.如权利要求9所述的静电放电保护装置，其中该第一电性为N型，该第二电性为P型；该第一双极晶体管等效电路是一 NPN双极晶体管等效电路；该第二双极晶体管等效电路是是一 PNP双极晶体管等效电路。
11.如权利要求2所述的静电放电保护装置，其中该外延层由碳化硅外延材质所构成。
12.如权利要求11所述的静电放电保护装置，其中该第一电性为P型，该第二电性为N型；该第一双极晶体管等效电路是一PNP双极晶体管等效电路；且该第二双极晶体管等效电路是一 NPN双极晶体管等效电路。
13.如权利要求12所述的静电放电保护装置，其中该第二掺杂区由一碳化硅外延材质所构成。
14.如权利要求12所述的静电放电保护装置，其中该第一掺杂区和该第二掺杂区，包含于一硅锗外延层中；该硅锗外延层还包括一第二分隔区，用来分隔该第一掺杂区、该第二掺杂区以及该第一阱区；且该第二区具有质小于该第一掺杂区的一掺杂浓度。
15.如权利要求14所述的静电放电保护装置，其中该第二分隔区为P型，且具有实质大于等于O的该掺杂浓度。
16.如权利要求11所述的静电放电保护装置，还包括第二阱区，位于该基材中，具有该第二电性；且该外延层位于该第二阱区中，该第一分隔区用来分隔该第三掺杂区、该第四掺杂区以及该第二阱区。
17.如权利要求16所述的静电放电保护装置，其中该第一电性为P型，该第二电性为N型，该第一双极晶体管等效电路是一 PNP双极晶体管等效电路；且该第二双极晶体管等效电路是一 NPN双极晶体管等效电路。
18.如权利要求17所述的静电放电保护装置，其中该第一掺杂区和该第二掺杂区包含于一硅锗外延层中；该硅锗外延层还包括一第二分隔区，用来分隔该第一掺杂区、该第二掺杂区以及该第一阱区；且该第二分隔区具有实质小于该第一掺杂区的一掺杂浓度。
19.如权利要求18所述的静电放电保护装置，其中该第二分隔区为P型，且具有实质大于等于O的该掺杂浓 度。
全文摘要
本发明公开一种静电放电保护装置，其包括基材；第一阱区，位于基材中，具有第一电性。第一掺杂区具有第一电性，位于第一阱区之中；第二掺杂区具有第二电性，位于第一阱区之中；以及外延层，位于基材中，具有彼此分隔的第三掺杂区和第四掺杂区。第三掺杂区具有第一电性，第四掺杂区具有第二电性。第一掺杂区、第一阱区和第三掺杂区之间，具有第一双极晶体管等效电路；第二掺杂区、第一阱区和第四掺杂区之间，具有第二双极晶体管等效电路，且第一双极晶体管等效电路和第二双极晶体管等效电路，具有相异的多数载流子。
文档编号H01L27/02GK103247616SQ201210032730
公开日2013年8月14日 申请日期2012年2月14日 优先权日2012年2月14日
发明者王畅资, 唐天浩, 苏冠丞 申请人:联华电子股份有限公司