专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而，MOS晶体管的缩小导致了两个众所周知的寄生效应的出现，即，随着栅极长度的减小而出现的短沟道效应和漏致势垒降低效应，易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。从物理上，上述效应可以解释为:当晶体管关断时(栅极电压为零)，非常小的器件中的源/漏区的静电影响或在沟道区上向漏极施加的电压降低了沟道中电子或空穴的能量势垒，并且导致较高的关断电流。为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。应变硅技术可以有效地控制短沟道效应，已有使用应变硅作为衬底的MOS晶体管，其利用硅锗的晶格常数与单晶硅不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数比硅大，这使得沟道区中产生机械应力，而造成载流子移动性改变。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。但是，传统的硅锗应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变，无法有效提升半导体器件的工 作性能。
发明内容
为了解决上述问题，本发明提供了一种半导体结构及其制造方法，利于抑制短沟道效应，减小寄生电容以及漏电流，增强源/漏区的陡直性，以及向沟道提供良好的应力效果O根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤:a)提供衬底，在该衬底之上形成第一半导体层，在该第一半导体层之上形成第二半导体层，在该第二半导体层之上形成栅堆叠；b)去除位于所述栅堆叠两侧的所述第二半导体层，形成第一器件堆叠；c)在第一器件堆叠的两侧形成侧墙，并去除位于所述第一器件堆叠两侧的部分所述第一半导体层，保留一定厚度的第一半导体层；d)在所述第一器件堆叠的宽度方向上的部分区域中，去除位于所述第一器件堆叠两侧的所述第一半导体层，以暴露所述衬底；
e)在所述第一器件堆叠的宽度方向上的所述部分区域中，在侧墙以及第一器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构；f)去除剩余的所述第一半导体层，在所述第一器件堆叠下方形成空腔；g)去除侧墙，并在所述第一器件堆叠的两侧填充应力材料，形成应力材料层。根据本发明的另一个方面，还提供了一种半导体结构，包括衬底、栅堆叠、基底区以及源/漏区，其中:所述栅堆叠位于所述基底区之上，所述源/漏区位于所述基底区内，所述基底区位于所述衬底之上；在所述基底区和所述衬底之间存在支撑隔离结构，其中，部分所述支撑隔离结构与所述衬底相连接；在所述基底区和所述衬底之间存在空腔，其中，所述空腔由所述基底区、衬底以及支撑隔离结构构成；以及在所述栅堆叠、基底区和支撑隔离结构的两侧存在应力材料层。与现有技术相比，采用本发明提供的技术方案具有如下优点:由于形成的沟道其厚度较薄，且在沟道和衬底之间形成空腔，所以有利于抑制短沟道效应、减小寄生电容、减小漏电流以及增强源/漏区的陡直性；此外，由于沟道下方是空腔，所以位于沟道两侧的应力材料层的应力可以最大化地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用，进而可以更好地抑制和控制短沟道效应。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。图1为根据本发明的半导体结构制造方法的流程图；图2为提供衬底并在其上形成第一半导体层和第二半导体层后的剖面示意图；图3为形成栅堆叠后的剖面示意图；图4为去除栅堆叠两侧的第二半导体层后的剖面示意图；图5为在第一侧墙和基底区的侧面形成停止层以及第二侧墙后的剖面示意图；图6为刻蚀部分第一半导体层后的剖面示意图；图7为覆盖光刻胶后的俯视示意图；图8刻蚀第一半导体层以暴露部分衬底后的俯视示意图；图8a和图8b分别为图8的沿剖线AA’和沿剖线BB’的剖视示意图；图9为对第二半导体层进行横向选择性腐蚀后的俯视示意图；图9a和图9b分别为图9的沿剖线AA’和沿剖线BB’的剖视示意图；图10为形成支撑隔离结构后的俯视示意图；图1Oa和图1Ob分别为图10的沿剖线AA’和沿剖线BB’的剖视示意图；图11为去除第二半导体层在所述栅堆叠下方形成空腔后的俯视示意图；图1la和图1lb分别为图11的沿剖线AA’和沿剖线BB’的剖视示意图；图12为在棚堆置的两侧填充应力材料后的俯视不意图；以及图12a和图12b分别为图12的沿剖线AA’和沿剖线BB’的剖视示意图。
具体实施例方式下面详细描述本发明的实施例。所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。根据本发明的一个方面，提供了一种半导体结构，请参考图12、图12a和图12b，其中，图12为该半导体结构的俯视示意图，图12a和图12b分别为图12的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，所述半导体结构包括衬底130、栅堆叠、基底区100以及源/漏区150，其中，所述栅堆叠位于所述基底区100之上，所述源/漏区150位于所述基底区100内，所述基底区100位于所述衬底130之上；在所述基底区100和所述衬底130之间存在支撑隔离结构12 3，其中，部分所述支撑隔离结构123与所述衬底130相连接；在所述基底区100和所述衬底130之间存在空腔112，其中，所述空腔112由所述基底区100、衬底130以及支撑隔离结构123构成；以及在所述栅堆叠、基底区100和支撑隔离结构123的两侧存在应力材料层113。具体地，在本实施例中，所述衬底130的材料为单晶Si，在其他实施例中，所述衬底130的材料还可以是多晶S1、多晶Ge、多晶SiGej^aH S1、非晶Ge、非晶SiGe、II1-V或I1-VI族化合物半导体或其任意组合。所述衬底130的厚度范围为0.lnm-2mm。所述栅堆叠包括栅介质层102、栅极200、覆盖层220以及侧墙240。其中，所述栅介质层102位于基底区100之上，所述栅极200位于所述栅介质层102之上，所述覆盖层220位于所述栅极200的上方，用以保护栅极200在后续的步骤中不受到破坏，所述侧墙240环绕在所述栅介质层102、栅极200和覆盖层220的侧壁上。所述栅极200的材料可以选用Poly-S1、T1、Co、N1、Al、W、合金、金属娃化物及其组合。所述栅介质层102其可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO2、HfS i O、HfS i ON、HfTaO、HfT i O、HfZrO、A1203、La2O3> ZrO2, LaAlO中的一种或其组合，栅极介质层220的厚度可以为2nm_10nm，例如 5nm 或 8nm。通过沉积例如 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax,NiTa中的一种或其组合。所述覆盖层220可以选用硅的氮化物，厚度范围为10nm-40nm，例如IOnm或20nm。侧墙240的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种及其组合，和/或其他合适的材料形成。侧墙240可以是单层结构，也可以具有多层结构。所述侧墙 240 的厚度范围为 IOnm-1OOnm,如 30nm、50nm 或 80nm。所述基底区100位于所述栅堆叠之下，半导体结构的源/漏区150以及沟道形成于所述基底区100中。在本实施例中，所述基底区100的材料为单晶硅，在其他实施例中，所述基底区100的材料还可以是其他合适半导体材料。所述基底区100的厚度范围为10nm_30nmo所述支撑隔离结构123位于衬底130和基底区100之间，其目的在于使栅堆叠和基底区100悬于所述衬底130之上，在所述基底区100与所述衬底130之间形成空腔112。其中，部分所述支撑隔离结构123与所述衬底130进行连接，即，存在部分所述支撑隔离结构123和所述衬底130之间具有一定的距离，并非直接接触。在本实施例中，所述支撑隔离结构123的材料与所述衬底130和所述基底区100的材料相同，为单晶Si，在其他实施例中，所述支撑隔离结构123的材料还可以是其他合适半导体材料。在所述栅堆叠、基底区100和支撑隔离结构123的两侧存在应力材料层113。所述应力材料层113的上表面优选高于所述栅堆叠的底部或者与所述栅堆叠的底部齐平。其中，所述应力材料层113的材料为掺杂硼的SigGex, X的取值范围为0.1 0.7，如0.2、
0.3,0.4,0.5或0.6 ;对于NFET器件，所述应力材料层113的材料为掺杂磷或砷的S1:C，C的原子数百分比的取值范围为0.2% 2%，如0.5%、1%或1.5%。应力材料层113的存在利于进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。此外，由于应力材料层113的存在，所以，对于PFET器件来说，使其具有N型超陡后退阱结构，对于NFET器件来说，使其具有P型超陡后退阱结构。本发明提供的半导体结构具有以下优点:由于沟道的厚度较薄，且在沟道和衬底之间存在空腔，所以有利于抑制短沟道效应、减小寄生电容、减小漏电流以及增强源/漏区的陡直性；此外，由于沟道下方是空腔，所以位于沟道两侧的应力材料层的应力可以最大化地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用，进而可以更好地抑制和控制短沟道效应。根据本发明的另一个方面，还提供了一种半导体结构的制造方法。下面，将结合图2至图12b通过本发明的一个实 施例对图1形成半导体结构的方法进行具体描述。如图1所示，本发明所提供的制造方法包括以下步骤:在步骤SlOl中，提供衬底130，首先在所述衬底130上形成第一半导体层110，然后在所述第一半导体层110上形成第二半导体层101，在该第二半导体层101之上形成栅堆叠。具体地，如图2所示，提供衬底130，在本实施例中，所述衬底130的材料为单晶Si。在其他实施例中，所述衬底130的材料还可以是多晶S1、多晶Ge、多晶SiGe、非晶S1、非晶Ge、非晶SiGe、II1-V或I1-VI族化合物半导体或其任意组合。所述衬底130的厚度范围为 0.1nm~2mnin在所述衬底130上沉积第一半导体层110，其中，该第一半导体层110的材料不同于所述衬底130的材料。在本实施例中,所述第一半导体层110的材料优选为SiGe,其中，Ge的比例为5% -15%，所述第一半导体层110的厚度范围为20nm_60nm。在所述第一半导体层110上沉积一层薄的第二半导体层101，在后续步骤中，所述第二半导体层101将用于形成沟道区。在本实施例中，所述第二半导体层101的材料为单晶娃，其厚度范围为10nm-30nm。在其他实施例中，所述第二半导体层101的材料还可以是其他不同于所述第一半导体层110的材料。
接着，如图3所示，在所述衬底130、第一半导体层110和第二半导体层101中形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的半导体器件。然后，在所述第二半导体层101之上形成栅介质层102、栅极200、覆盖层220以及第一侧墙240。其中，所述栅介质层102位于第二半导体层101上，所述栅极200位于所述栅介质层102之上，所述覆盖层220位于所述栅极200的上方，用以保护栅极200在后续的步骤中不受到破坏。对位于栅极200两侧的所述第二半导体层101的表面进行轻掺杂，用以形成源/漏延伸区。对于PFET器件，向所述第二半导体层101中掺杂P型杂质，例如硼和铟，对于NFET器件，向所述第二半导体层101中掺杂N型杂质，例如砷和磷。源/漏延伸区形成后，形成环绕在所述栅介质层102、栅极200和覆盖层220的侧壁上的第一侧墙240。其中，所述栅介质层102、栅极200、覆盖层220以及第一侧墙240共同构成栅堆叠(如图中虚线圈起的部分所示)。形成栅堆叠的工艺为传统的半导体工艺，在此不再赘述。所述栅极200的材料可以选用Poly-S1、T1、Co、N1、Al、W、合金、金属硅化物及其组合。所述栅介质层102其可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如Hf02、HfSi0、HfSi0N、HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO中的一种或其组合，栅极介质层220的厚度可以为 2nm-10nm，例如 5nm 或 8nm。通过沉积例如 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN,HfSiN、MoSiN、RuTax、NiTa中的一种或其组合。所述覆盖层220可以选用硅的氮化物，厚度范围为10nm-40nm，例如IOnm或20nm。第一侧墙240的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种及其组合，和/或其他合适的材料形成。第一侧墙240可以是单层结构，也可以具有多层结构。所述第一侧墙240的厚度范围为IOnm-1OOnm,如30nm、50nm或80nm。栅堆叠形成后，对所述第二半导体层101的表面进行重掺杂，用以形成源/漏区(图中用标记150表示源/漏区和源/漏延伸区)。对于PFET器件，向所述第二半导体层101中掺杂P型杂质，例如硼和铟，对于NFET器件，向所述第二半导体层101中掺杂N型杂质，例如砷和磷。在步骤S102中，去除位于所述栅堆叠两侧的所述第二半导体层101，形成第一器
件堆叠。具体地，如图4所示，以栅`堆叠为掩膜、以第一半导体层110为停止层，刻蚀去除所述栅堆叠两侧的第二半导体层101，留下所述栅堆叠下方的第一基底区100，形成第一器件堆叠。其中，所述刻蚀优选为干法刻蚀，所述干法刻蚀的方法包括等离子体刻蚀、离子铣、反溅射、反应离子刻蚀，在本实施例中，采用反应离子刻蚀。第一器件堆叠包括第一基底区100和其上的栅堆叠。在步骤S103中，在第一器件堆叠的两侧形成侧墙260，并去除位于所述第一器件堆叠两侧的部分所述第一半导体层110，保留一定厚度的第一半导体层110。具体地，如图5所示，首先，在所述第一侧墙240和基底区100的侧壁上形成停止层250，以及在所述停止层250的侧壁上形成侧墙260 (下文中以第二侧墙260代表)。其中，所述第二侧墙260的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种及其组合，和/或其他合适的材料，其厚度范围在5nm-10nm，所述停止层250的材料优选为不同于所述第一侧墙240和第二侧墙260的绝缘材料，例如，所述第一侧墙240和第二侧墙260的材料为氮化娃，而所述停止层250的材料为氧化娃。所述停止层250的厚度范围为lnm-3nm。接着，如图6所示，以带有第二侧墙260的第一器件堆叠为掩膜，采用例如干法刻蚀等方式对位于所述第二侧墙260两侧的第一半导体层110进行刻蚀。在刻蚀过程中，并不完全去除所述第一半导体层110，而是在所述第二侧墙260的两侧仍保留了一定厚度的第一半导体层110。在步骤S104中，在所述第一器件堆叠的宽度方向上的部分区域中，去除位于所述第一器件堆叠两侧的部分所述第一半导体层110，以暴露所述衬底130。具体地，在本实施例中，如图7所示，在半导体结构上形成光刻掩模300，覆盖中间部分而露出半导体结构宽度方向上的末端区域，使得在后续步骤中，位于所述光刻掩模300下的第一半导体层110不被刻蚀掉。所述光刻掩模300的材料可以是光刻胶、有机聚合物、氧化娃、氮化娃、硼娃玻璃、硼磷娃玻璃及其组合。其中，形成光刻掩膜300的方法为本领域技术人员所熟悉的工艺。为了简明起见，在此不再赘述。光刻掩膜300的作用是对在半导体结构的宽度方向上位于中间部分的，栅堆叠两侧的部分第一半导体层110进行保护。SP，在后续步骤中刻蚀光刻掩膜300未覆盖的第一半导体层110之后，使在半导体结构的宽度方向上位于中间部分的栅堆叠两侧还存在部分第一半导体层110。如下面将说明的，本发明中的光刻掩模300的位置不仅限于图7中所示的位置，凡是可以在半导体结构宽度方向上的部分区域中覆盖位于所述第一器件堆叠两侧的所述第一半导体层110的光刻掩膜300均适用于本发明所提供的制造方法，在此不再一一列举说明。如图8所示，以光刻掩模300和带有第二侧墙260的第一器件堆叠为掩膜，以及以所述衬底130为刻蚀停止层，对在所述第一器件堆叠的宽度方向上的两个末端区域中(在其他实施例中，为在所述第一器件堆叠的宽度方向上未被光刻掩膜300所覆盖的区域中)，位于栅堆叠和第二侧墙260以外的第一半导体层110进行刻蚀，直至暴露衬底130。然后，去除所述光刻掩模300。请参考图8a和图8b，图8a和图8b分别为图8的沿剖线AA’和沿剖线BB’的剖视示意图，如图8a所示，在半导体结构的宽度方向上的中间部分，位于第二侧墙260两侧的、且被光刻掩模300所覆盖的第二半导体层110得以保留，而在半导体结构的宽度方向上的两个末端区域中，位于第二侧墙260两侧的、且未被光刻掩模300所覆盖的第二半导体层110被去除，并暴露出位于其下方的衬底130，如图Sb所示。在步骤S105中，在所述第一器件堆叠的宽度方向上的所述部分区域中，在侧墙260以及第一器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构123。具体地，请参考图9、图9a和图9b所示，其中，所述图9a和图9b分别为图9的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，对位于栅堆叠和第二侧墙260下方的第一半导体层110进行回刻蚀，通过控制刻蚀时间使横向腐蚀深度略大于第二侧墙260和停止层250的厚度之和。接着，请参考图10、图1Oa和图1Ob所示，其中，所述图1Oa和图1Ob分别为图10的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，利用例如外延生长的方法暴露的半导体的表面形成第三半导体层(未示出)，并通过各向异性的刻蚀方式(例如RIE，基本上仅在垂直方向上刻蚀)去除在垂直方向上暴露的第三半导体层，而保留带有第二侧墙260的第一器件堆叠下方(主要在第二侧墙260下方)的第三半导体层，以形成支撑隔离结构123。在横向上支撑隔离结构123大致位于第二侧墙260以及第一器件堆叠的两侧边缘下方。在本实施例中，所述支撑隔离结构123的材料为单晶硅，在其他实施例中，所述支撑隔离结构123的材料还可以是其他不 同于所述第一半导体层110的半导体材料。如图1Oa所示，由于在半导体结构的宽度方向上的中间部分，所述第一半导体层110在所述光刻掩模300 (请参考图8)的保护下没有刻蚀完全，所以，在先前被所述光刻掩模300所覆盖的第一半导体层110的侧壁上形成支撑隔离结构123的时候，该支撑隔离结构123是形成在所述第一半导体层110之上的，S卩，所述支撑隔离结构123与衬底130之间存在第一半导体层110 ;而如图1lb所示，在没有所述光刻掩模300保护的在半导体结构的宽度方向上的两个末端区域中，刻蚀停止在所述衬底130的表面，所以在形成所述支撑隔离结构123时，其下方没有第一半导体层110，即，所述支撑隔离结构123直接形成在所述衬底130之上，与所述衬底130相连接。尽管本实施例中以在半导体结构的宽度方向上的两个末端区域形成支撑隔离结构123为例进行了说明，但是本领域的技术人员应该可以理解，所述支撑隔离结构123的具体位置不限于此。例如，本领域技术人员可以理解，只要是与衬底相连接，可以起到形成空腔的目的并对第一器件堆叠起到支撑作用，所述支撑隔离结构123可以位于半导体结构的宽度方向上的任何位置，为简明起见，在此不再赘述。在步骤S106中，去除剩余的所述第一半导体层110，在所述第一器件堆叠下方形成空腔112。具体地，如图11、图1la和图11b，其中，所述图1la和图1lb分别为图11的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，利用湿法刻蚀的方式，选择性去除剩余的所述第一半导体层110，在所述栅堆叠的下方形成空腔112。由于所述第一半导体层110的材料不同于衬底130、基底区101和支撑结构123的材料，所以通过选择相应的腐蚀溶液，可以仅仅将剩余的第一半导体层110去除。腐蚀溶液首先对位于支撑隔离结构123之外的第一半导体层110 进行腐蚀，然后将位于支撑隔离结构123和衬底130之间的第一半导体层HO去除，这时，在半导体结构的宽度方向上的中间部分，在所述支撑隔离结构123和衬底130之间形成间隙，腐蚀溶液通过该间隙对位于栅堆叠下方的第一半导体层110继续进行腐蚀，直至将所有第一半导体层110完全被去除，在栅堆叠下方形成空腔112。此时，如图1la所示，对于之前支撑隔离结构123和衬底130之间存在第一半导体层110的区域，在所述第一半导体层110被去除后，所述支撑隔离结构123和衬底130之间形成间隙，而如图1lb所示，对于之前支撑隔离结构123和衬底130之间不存在第一半导体层110的区域，所述支撑隔离结构123和衬底130相连接，从而可以对栅堆叠和基底区101起到支撑作用，使棚堆置和基底区101可以悬于衬底130之上。在步骤S 107中，去除第二侧墙260，并在所述第一器件堆叠的两侧填充应力材料，形成应力材料层113。具体地，请参考图12、图12a和图12b所示，其中，所述图12a和图12b分别为图12的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，首先，以停止层250为刻蚀停止层，利用干法刻蚀的方式去除第二侧墙260 ;接着，以第一侧墙240为刻蚀停止层，继续利用干法刻蚀的方式去除所述停止层250，暴露出第一器件堆叠，此时，所述第一器件堆叠通过支撑隔离结构123与衬底130相连接；然后，向所述第一器件堆叠两侧充应力材料，以形成应力材料层113，其中，所述应力材料层113的上表面优选高于所述栅堆叠的底部或者与所述栅堆叠的底部齐平。由于支撑隔离结构123的存在，所以应力材料基本存在于支撑隔离结构123之外，进而保证空腔112不被填充。如图12a所示，在所述支撑隔离结构123没有直接接触衬底130的区域，由于所述支撑隔离结构123和衬底130之间存在一定的间隙，所以会有少量应力材料从该间隙内进入所述空腔112，但该少量应力材料进入缝隙后堆积形成屏障，致使只有该部分应力材料进入了所述空腔112，而大部分应力材料被隔离在外；如图12b所示，在所述支撑隔离结构123和衬底130相连接的区域，所述应力材料完全被所述支撑隔离结构123阻挡在所述空腔112之外。形成所述应力材料层113的方法优选为外延生长。对于PFET器件，所述应力材料层113的材料为掺杂硼的SigGepX的取值范围为0.1 0.7，如0.2、0.3、0.4、0.5或0.6 ;对于NFET器件，所述应力材料层113的材料为掺杂磷或砷的S1:C，C的原子数百分比的取值范围为0.2% 2%，如0.5%、1%或1.5%。应力材料层113的存在利于进一步调节沟道区内的应力，以提高沟道区内载流子的迁移率。对于PFET器件来说，填充含掺杂的应力材料后，形成了 N型超陡后退阱；对于NFET器件来说，填充含掺杂的应力材料后，形成了 P型超陡后退阱。 与现有技术相比，本发明具有以下优点:由于形成的沟道其厚度较薄，且在沟道和衬底之间形成空腔，所以有利于抑制短沟道效应、减小寄生电容、减小漏电流以及增强源/漏区的陡直性；此外，由于沟道下方是空腔，所以位于沟道两侧的应力材料层的应力可以最大化地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用，进而可以更好地抑制和控制短沟道效应。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者 以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构的制造方法，该方法包括以下步骤: a)提供衬底(130)，在该衬底(130)之上形成第一半导体层(110)，在该第一半导体层(110)之上形成第二半导体层(101)，在该第二半导体层(101)之上形成栅堆叠； b)去除位于所述栅堆叠两侧的所述第二半导体层(101)，形成第一器件堆叠； c)在第一器件堆叠的两侧形成侧墙(260)，并去除位于所述第一器件堆叠两侧的部分所述第一半导体层(110)，保留一定厚度的第一半导体层(110)； d)在所述第一器件堆叠的宽度方向上的部分区域中，去除位于所述第一器件堆叠两侧的所述第一半导体层(110)，以暴露所述衬底(130)； e)在所述第一器件堆叠的宽度方向上的所述部分区域中，在侧墙(260)以及第一器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构(123)； f)去除剩余的所述第一半导体层(I10)，在所述第一器件堆叠下方形成空腔(112)； g)去除侧墙(260)，并在所述第一器件堆叠的两侧填充应力材料，形成应力材料层(113)。
2.根据权利要求1所述的方法，其中所述第一器件堆叠的宽度方向上的所述部分区域为所述第一器件堆叠 的宽度方向上的两个末端区域。
3.根据权利要求1所述的制造方法，其中: 所述第一半导体层(110)的材料不同于所述衬底(130)和所述第二半导体层(101)的材料。
4.根据权利要求1至3中任一项所述的制造方法，其中，所述第二半导体层(101)的厚度范围为10nm-30nm。
5.根据权利要求1至3中任一项所述的制造方法，其中，所述步骤b)包括: 以所述栅堆叠为掩膜、以及以所述第一半导体层(101)为刻蚀停止层，对所述第二半导体层(110)进行刻蚀，在所述栅堆叠下方形成第一基底区(100)，该第一基底区(100)与所述栅堆叠构成第一器件堆叠。
6.根据权利要求5所述的制造方法，其中，所述步骤C)包括: 在所述第一器件堆叠的侧壁上形成停止层(250)、以及在该停止层(250)的侧壁上形成侧墙(260)； 以带有所述侧墙(260)的第一器件堆叠为掩膜，对位于所述侧墙(260)两侧的第一半导体层(110)进行刻蚀，去除部分所述第一半导体层(110)。
7.根据权利要求6所述的制造方法，其中，所述步骤d)包括: 在所述半导体结构上形成光刻掩模(300)，覆盖所述第一器件堆叠的宽度方向上的部分区域； 以所述光刻掩膜(300)和带有所述侧墙(260)的第一器件堆叠为掩膜，刻蚀第一半导体层(110)，直至暴露所述衬底(130);以及 去除所述光刻掩膜(300)。
8.根据权利要求7所述的制造方法，其中，所述步骤e)包括: 对位于所述栅堆叠下方的第一半导体层(110)进行回刻蚀，其中，横向刻蚀深度大于所述侧墙(260)和停止层(250)的厚度之和； 通过外延生长在所述第一半导体层(110)的上表面和侧壁上形成第三半导体层；以及利用各向异性的刻蚀方式去除位于所述第一半导体层(110)上表面上的第三半导体层，形成支撑隔离结构(123)。
9.根据权利要求1所述的制造方法，其中: 所述应力材料层(113)的上表面高于所述栅堆叠的底部或者与所述栅堆叠的底部齐平。
10.一种半导体结构，包括衬底(130)、栅堆叠、基底区(100)以及源/漏区(150)，其中，所述栅堆叠位于所述基底区(100)之上，所述源/漏区(150)位于所述基底区(100)内，所述基底区(100)位于所述衬底(130)之上，其特征在于: 在所述基底区(100)和所述衬底(130)之间存在支撑隔离结构(123)，其中，部分所述支撑隔离结构(123)与所述衬底(130)相连接； 在所述基底区(100)和所述衬底(130)之间存在空腔(112)，其中，所述空腔(112)由所述基底区(100)、衬底(130)以及支撑隔离结构(123)构成；以及 在所述栅堆叠、基底区(100)和支撑隔离结构(123)的两侧存在应力材料层(113)。
11.根据权利要求10所述的半导体结构，其中，所述基底区(100)的厚度范围为10nm_30nmo
12.根据权利要求10或11所述的半导体结构，其中: 所述应力材料层(113)的上表面高于所 述栅堆叠的底部或者与所述栅堆叠的底部齐平。
全文摘要
本发明提供了一种半导体结构，包括衬底、栅堆叠、基底区以及源/漏区，其中，所述栅堆叠位于所述基底区之上，所述源/漏区位于所述基底区内，所述基底区位于所述衬底之上；在所述基底区和所述衬底之间存在支撑隔离结构，其中，部分所述支撑隔离结构与所述衬底相连接；在所述基底区和所述衬底之间存在空腔，其中，所述空腔由所述基底区、衬底以及支撑隔离结构构成；在所述栅堆叠、基底区和支撑隔离结构的两侧存在应力材料层。相应地，本发明还提供了一种半导体结构的制造方法。本发明利于抑制短沟道效应，减小寄生电容和漏电流，增强源/漏区的陡直性，以及向沟道提供良好的应力效果。
文档编号H01L21/8234GK103247624SQ20121002255
公开日2013年8月14日 申请日期2012年2月1日 优先权日2012年2月1日
发明者朱慧珑, 骆志炯, 尹海洲 申请人:中国科学院微电子研究所