单轴应变纳米线结构的利记博彩app

单轴应变纳米线结构的利记博彩app
【专利摘要】描述了单轴应变纳米线结构。例如，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所述分立沟道区具有沿所述单轴应变的方向的电流流动方向。在所述分立沟道区的两侧将所述源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。
【专利说明】单轴应变纳米线结构

【技术领域】
[0001] 本发明的实施例属于纳米线半导体器件领域，特别是属于单轴应变纳米线结构领 域。

【背景技术】
[0002] 对于过去的几十年而言，集成电路中的特征的按比例缩放已经成为了不断成长的 半导体工业背后的驱动力。特征不断地按比例缩小使能了在半导体芯片的有限的不动产上 的功能单元的增大密度。例如，缩小晶体管的尺寸允许将更高数量的存储器件结合到芯片 上，从而制造出具有提高的容量的产品。但是，追求不断更高的容量并非不存在问题。优化 每一器件的性能的必要性变得越来越显著。
[0003] 随着微电子器件的尺寸的缩小逾越了 15纳米（nm)的节点，保持迁移率提高和短 沟道控制将带来器件制造中的挑战。用于制造器件的纳米线提供了改善的短沟道控制。例 如，硅锗（Si xGei_x)纳米线沟道结构（其中，x〈0.5)在适合于在很多利用较高的电压工作 的常规产品中使用的相当大的Eg上提供了迁移率提高。此外，硅锗（Si xGei_x)纳米线沟道 (其中，x>0. 5)还提供了在较低的Eg(适于移动/手持范畴中的低电压产品）上提高的迁 移率。
[0004] 已经尝试了很多不同的技术来提高晶体管的迁移率。但是，在半导体器件的电子 和/或空穴迁移率提高方面仍然需要显著的提高。


【发明内容】

[0005] 本发明的实施例包括单轴应变纳米线结构。
[0006] 在实施例中，一种半导体器件包括设置在衬底之上的多个垂直堆叠的单轴应变纳 米线。所述单轴应变纳米线中的每者包括设置在所述单轴应变纳米线内的分立沟道区。所 述分立沟道区具有沿单轴应变方向的电流流动方向。在所述分立沟道区的两侧上，将所述 源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分立沟道区。
[0007] 在另一实施例中，一种半导体结构包括第一半导体器件，所述第一半导体器件包 括设置在衬底之上的第一纳米线。所述第一纳米线具有单轴拉伸应变，并且包括分立的沟 道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴 拉伸应变的方向的电流流动方向。所述第一半导体器件还包括完全围绕所述第一纳米线的 分立沟道区的第一栅电极堆叠体。所述半导体结构还包括第二半导体器件，该器件包括设 置在所述衬底之上的第二纳米线。所述第二纳米线具有单轴压缩应变，并且包括分立的沟 道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿所述单轴 压缩应变的方向的电流流动方向。所述第二半导体器件还包括完全围绕所述第二纳米线的 分立沟道区的第二栅电极堆叠体。
[0008] 在另一实施例中，一种制作纳米线半导体结构的方法包括在衬底之上形成第一有 源层，所述第一有源层具有第一晶格常数。在所述第一有源层上形成第二有源层，所述第二 有源层具有大于所述第一晶格常数的第二晶格常数。具有单轴拉伸应变的第一纳米线由所 述第一有源层形成。第一纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极 区。所述分立沟道区具有沿所述单轴拉伸应变的方向的电流流动方向。具有单轴压缩应变 的第二纳米线由第二有源层形成。第二纳米线包括分立沟道区和处于分立沟道区两侧的源 极区和漏极区。所述分立沟道区具有沿所述单轴压缩应变的方向的电流流动方向。将第一 栅电极堆叠体形成为完全包围第一纳米线的分立沟道区。将第二栅电极堆叠体形成为完全 包围第二纳米线的分立沟道区。
[0009] 在另一实施例中，一种PM0S半导体器件包括设置在衬底之上的、具有单轴压缩应 变的纳米线。所述纳米线包括具有沿所述单轴压缩应变的方向的电流流动方向的分立沟道 区。所述纳米线还包括设置在所述分立沟道区的两侧的P型源极区和漏极区。P型栅电极 堆叠体完全围绕所述分立沟道区。

【专利附图】

【附图说明】
[0010] 图1A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面图。
[0011] 图1B示出了根据本发明的实施例的沿a-a'轴得到的图1A的基于纳米线的半导 体结构的截面沟道视图。
[0012] 图1C示出了根据本发明的实施例的沿b-b'轴得到的图1A的基于纳米线的半导 体结构的截面间隔体视图。
[0013] 图2示出了根据本发明的实施例的具有压缩单轴应变的纳米线的有角度视图。
[0014] 图3示出了根据本发明的实施例的具有拉伸单轴应变的纳米线的有角度视图。
[0015] 图4A-4F示出了根据本发明的实施例的表示纳米线半导体结构的制造方法中的 各项操作的三维截面图。
[0016] 图5示出了根据本发明的实施例的另一基于纳米线的半导体结构的三维截面图。 [0017] 图6示出了根据本发明的一种实施方式的计算装置。

【具体实施方式】
[0018] 描述单轴应变纳米线结构。在下述说明中阐述很多具体的细节，例如，具体的纳 米线集成方案和材料方案，以提供对本发明的实施例的彻底理解。对于本领域技术人员而 言，显然可以在不需要这些具体细节的情况下实践本发明的实施例。在其他实例中，未描述 诸如集成电路设计布局的众所周知的特征，以避免对本发明的实施例造成不必要的含糊不 清。此外，应当理解附图所示的各种实施例只是说明性的表示，并且未必是按比例绘制的。
[0019] 本发明的一个或多个实施例致力于提高NM0S晶体管或PM0S晶体管或两者的沟道 迁移率。可以利用应变，例如，沟道区域内的应变提高迁移率。因而，文中描述的一种或多 种方案在NM0S和PM0S晶体管两者的沟道区内都提供了适当的应变。在实施例中，提供了 应变NM0S和PM0S纳米线。
[0020] 可以采用应变绝缘体上硅堆叠体作为制造具有应变沟道区的基于纳米线的器件 的起始点。例如，在一个实施例中，采用这样的衬底的应变硅层作为第一有源层。之后，采用 硅锗（SiGe)在第一有源层上形成第二有源层，该硅锗（SiGe)具有比制作初始应变绝缘体 上硅衬底所采用的Ge%更高的Ge%。在对包括第一和第二有源层的堆叠体进行图案化之 后，所述SiGe层的其余部分具有沿鳍（fin)的电流流动方向的压缩单轴应力，而硅层的其余 部分则具有沿鳍的电流流动方向的拉伸单轴应力。在替换金属栅操作中，将硅（对于PMOS 器件而言）或者SiGe (对于NMOS器件而言）从鳍堆叠体中去除，以制作具有栅极全包围结 构的纳米线。下文将联系附图更加详细地描述上述方案连同其他用于形成基于应变纳米线 的器件的方案。
[0021] 例如，图1A示出了根据本发明的实施例的基于纳米线的半导体结构的三维截面 图。图1B示出了沿a-a'轴取得的图1A的基于纳米线的半导体结构的截面沟道视图。图 1C示出了沿b-b'轴得到的图1A的基于纳米线的半导体结构的截面间隔体视图。
[0022] 参考图1A，半导体器件100包括设置在衬底102之上的一个或多个垂直堆叠的纳 米线（104组）。文中的实施例既以单线器件为目标，又以多线器件为目标。作为例子，示 出了具有纳米线1〇4Α、104Β和104C的基于三纳米线的器件，以达到举例说明的目的。为了 便于描述，采用纳米线104A作为例子，其中，描述的重点只落在所述纳米线之一上。应当理 解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每一纳米线可以具 有相同的属性。
[0023] 纳米线104中的每者包括设置在纳米线内的沟道区106。沟道区106具有长度 (L)。参考图1B，沟道区还具有与长度（L)正交的周长。参考图1A和图1B两者，栅电极堆 叠体108围绕沟道区106中的每者的整个周长。栅电极堆叠体108包括栅电极连同设置在 沟道区106和栅电极（未示出）之间的栅极电介质层。沟道区106是分立的，因为其完全 被栅电极堆叠体108包围，而没有任何居间材料（例如，下层衬底材料或者上覆沟道制作材 料）。相应地，在具有多个纳米线104的实施例中，纳米线的沟道区106也是相对于彼此分 立的，如图1B所示。
[0024] 再次参考图1A，纳米线104中的每者还包括设置在所述沟道区的两侧上的所述纳 米线内的源极区和漏极区110和112。将一对接触部114设置到源极区/漏极区110/112 之上。在具体实施例中，所述的一对接触部114围绕源极/漏极区110/112中的每者的整 个周界，如图1A所示。也就是说，在实施例中，源极/漏极区110/112是分立的，因为它们 完全被接触部114包围而没有任何居间材料（例如，下层衬底材料或上覆沟道制作材料）。 相应地，在这样的具有多个纳米线104的实施例中，纳米线的源极/漏极区110/112也是相 对于彼此分立的。
[0025] 再次参考图1A，在实施例中，半导体器件100还包括一对间隔体116。间隔体116 设置于栅电极堆叠108和所述的一对接触部114之间。如上文所述，在至少几个实施例中， 将所述沟道区以及源极/漏极区制作成分立的。但是，并不是纳米线104的所有区域都必须 是分立的，或者并不能够将纳米线104的所有区域都做成分立的。例如，参考图1C，纳米线 104A-104C在间隔体116下面的位置上不是分立的。在一个实施例中，纳米线104A-104C的 堆叠体具有位于其间的居间半导体材料118,例如，介于硅纳米线之间的硅锗，或反之亦然， 如下文将联系图4A-4F描述那样。在一个实施例中，底部纳米线104A仍然与衬底102的一 部分接触，例如，与设置在体块衬底上的绝缘层部分接触。因而，在实施例中，所述多个垂直 堆叠的纳米线在所述间隔体中的一者或两者下面的部分是非分立的。
[0026] 根据本发明的实施例，所述半导体器件100的一个或多个纳米线104是单轴应变 纳米线。因而，半导体器件可以是由单个单轴应变纳米线（例如，104A)或者多个垂直堆叠 的单轴应变纳米线（104A-104C)制作的，如图1A所示。所述单轴应变纳米线或多个纳米线 可以借助拉伸应变或压缩应变而发生单轴应变。例如，根据本发明的一个或多个实施例，图 2示出了具有压缩单轴应变的纳米线的有角度的视图，而图3示出了具有拉伸单轴应变的 纳米线的有角度的视图。
[0027] 参考图2,纳米线104-1具有设置于其内的分立沟道区（C)。在所述沟道区（C)的 两侧将源极区（S)和漏极区（D)设置到所述纳米线104-1内。纳米线104-1的分立沟道区 具有沿单轴压缩应变方向（指向彼此的箭头）从源极区（S)到漏极区（D)的电流流动方向。 在实施例中，具有单轴压缩应变的单轴应变纳米线104-1由硅锗（Si xGey，其中，0〈χ〈100， 0〈y〈100)构成。在具体的此类实施例中，X约为30, y约为70。在实施例中，PM0S半导体 器件由具有单轴压缩应变的纳米线104-1制作而成。
[0028] 参考图3,纳米线104-2具有设置于其内的分立沟道区（C)。在所述沟道区（C)的 两侧将源极区（S)和漏极区（D)设置到所述纳米线104-2内。纳米线104-2的分立沟道区 具有沿单轴拉伸应变方向（具有相互背离的指向的箭头）从源极区（S)到漏极区（D)的电 流流动方向。在实施例中，具有单轴拉伸应变的单轴应变纳米线104-2由硅构成。在实施 例中，NM0S半导体器件由具有单轴拉伸应变的纳米线104-2制作而成。
[0029] 再次参考图1A，衬底102可以由适于半导体器件制作的材料构成。在一个实施 例中，衬底102包括由材料的单晶构成的下方体块衬底，例如，所述材料可以包括但不限于 硅、锗、硅锗或者III-V化合物半导体材料。将上方绝缘体层设置到下方体块衬底上，上方 绝缘体层由可以包括但不限于二氧化硅、氮化硅或氧氮化硅的材料构成。因而，可以从起始 的绝缘体上半导体衬底，例如，绝缘体上硅（SOI)衬底或应变绝缘体上硅（sSOI)衬底制作 结构100。因而，在一个实施例中，将多个垂直堆叠的单轴应变纳米线104设置到体块晶体 衬底之上，所述衬底具有设置于其上的居间电介质层，如图1A-1C所示。或者，结构100直 接由体块衬底形成，并采用局部氧化形成电绝缘部分，以替代上文描述的上方绝缘体层。因 而，在另一实施例中，将多个垂直堆叠的单轴应变纳米线104设置到没有设置于其上的居 间电介质层的体块晶体衬底之上。
[0030] 在实施例中，可以将单轴应变纳米线104的尺寸设定为线或带（下文将描述后 者），单轴应变纳米线104可以具有方形的拐角或者圆化的拐角。在实施例中，单轴应变纳 米线104由例如但不限于娃、锗或其结合的材料构成。在一个这种实施例中，所述单轴应变 纳米线是单晶的。例如，对于单轴应变纳米线104而言，单晶纳米线可以基于（100)全局取 向，例如，其在z方向内具有〈100>面。在实施例中，从图1B所示的截面的角度来看，单轴 应变纳米线104的尺寸处于纳米级。例如，在具体的实施例中，单轴应变纳米线104的最小 尺寸小于大约20纳米。
[0031] 在图1B中将沟道区106中的每者的宽度和高度示为大约相同，但是它们未必如 此。例如，在另一实施例中（未示出），单轴应变纳米线104的宽度显著大于高度。在具体 实施例中，宽度大约比高度大2-10倍。可以将具有这样的几何结构的纳米线称为纳米带。 在替代实施例中（也未示出），所述纳米带被垂直取向。也就是说，单轴应变纳米线104中 的每者具有宽度和高度，而宽度显著小于高度。
[0032] 在一实施例中，再次参考图1A，栅电极堆叠体108的栅电极由金属栅极构成，并且 栅极电介质层由高K材料构成。例如，在一个实施例中，构成所述栅极电介质层的材料可以 是但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、 钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极电介质层的一部分可 以包括一层自然（native)氧化物，所述氧化物是由纳米线104的顶部的很少的几层形成 的。在实施例中，所述栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下面 部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部 构成。
[0033] 在一个实施例中，栅电极由金属层构成，所述金属层例如是但不限于金属氮化物、 金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、钼、钴、镍或导电金属氧化 物。在具体实施例中，栅电极由形成于金属功函数设置层上面的非金属功函数设置填充材 料构成。
[0034] 在一实施例中，间隔体116由绝缘电介质材料构成，绝缘电介质材料例如是但不 限于二氧化硅、氮氧化硅或氮化硅。在实施例中，接触部114由金属物类制作而成。所述金 属物类可以是纯金属，例如，镍或钴，或者可以是合金，例如，金属一金属合金或者金属一半 导体合金（例如，硅化物材料）。
[0035] 尽管上文描述的器件100是针对单个器件的，例如，NM0S或PM0S器件，但是也可 以将CMOS架构形成为包括设置在同一衬底上面或之上的NM0S和PM0S的基于纳米线的应 变沟道器件。例如，根据本发明的另一实施例，一种半导体结构包括第一半导体器件。所述 第一半导体器件包括设置在衬底之上的第一纳米线。所述第一纳米线具有单轴拉伸应变， 并且包括分立的沟道区以及处于所述分立沟道区的两侧的源极区和漏极区。所述分立沟道 区具有沿单轴拉伸应变的方向的电流流动方向。第一栅电极堆叠体将第一纳米线的分立沟 道区完全包围。
[0036] 所述CMOS半导体结构还包括第二半导体器件，该器件包括设置在所述衬底之上 的第二纳米线。所述第二纳米线具有单轴压缩应变，并且包括分立的沟道区以及处于所述 分立沟道区的两侧的源极区和漏极区。所述分立沟道区具有沿单轴压缩应变的方向的电流 流动方向。第二栅电极堆叠体将第二纳米线的分立沟道区完全包围。
[0037] 在实施例中，所述第一纳米线由娃构成，所述第二纳米线由娃锗（SixGe y，其中， 0〈x〈100,0〈y〈100)构成。在一个这样的实施例中，第一半导体器件是NM0S器件，第二半导 体器件是PM0S器件。在一个实施例中，X约为30，y约为70。但是，也可以选择其他化学定 量关系，只要它们保持层内的应变即可，例如，作为替代可以采用Si 4(lGe6(l。在实施例中，所 述CMOS半导体结构可以是从起始的绝缘体上半导体衬底制作而成的。因而，在一个实施例 中，将第一和第二纳米线设置到体块晶体衬底之上，所述衬底具有设置于其上的居间电介 质层。
[0038] 在实施例中，所述第一和第二纳米线中的每者的源极区和漏极区是分立的。而且， 在一个这样的实施例中，第一半导体器件还包括第一对完全包围所述第一纳米线的分立源 极区和漏极区的接触部，所述第二半导体器件还包括第二对完全包围所述第二纳米线的分 立源极区和漏极区的接触部。在实施例中，所述CMOS半导体结构还包括设置在所述第一栅 电极堆叠体和所述第一对接触部之间的第一对间隔体以及设置在所述第二栅电极堆叠体 和所述第二对接触部之间的第二对间隔体。
[0039] 在实施例中，所述第一和第二纳米线中的每者的一部分是非分立的。在实施例中， 第一半导体器件还包括具有单轴拉伸应变并且与所述第一纳米线垂直堆叠的一个或多个 额外的纳米线。同时，所述第二半导体器件还包括具有单轴压缩应变并且与所述第二纳米 线垂直堆叠的一个或多个额外的纳米线。
[0040] 在另一方面中，提供了制作纳米线半导体结构的方法。例如，图4A-4F示出了根据 本发明的实施例的表示纳米线半导体结构的制造方法中的各项操作的三维截面图。
[0041] 在实施例中，一种制作纳米线半导体结构的方法可以包括既形成PM0S的基于纳 米线的半导体器件，又形成相邻的NM0S的基于纳米线的半导体器件。可以通过在衬底之上 形成纳米线来制作每一器件。在最终将两个单轴应变纳米线的形成提供用于NM0S和PM0S 的基于纳米线的半导体器件中的每者的具体实施例中，图4A示出了初始结构400,该结构 具有衬底402 (例如，由体块衬底硅衬底402A连同其上的绝缘硅氧化物层402B构成）以及 设置于其上的硅层404/硅锗层406/硅层408/硅锗层410的堆叠体。
[0042] 根据本发明的实施例，使硅层404、硅锗层406、硅层408和硅锗层410中的每者都 产生应变。在一个这样的实施例中，硅层404和408具有拉伸应变，而硅锗层406和410则 具有压缩应变。再次参考图4A，在示范性实施例中，通过在具有形成于处于下层体块衬底 的顶部的绝缘体层上的初始应变硅层的晶片上生长存在应变的硅锗层和硅层，来提供结构 400。在具体的实施例中，初始结构是处于这样的晶片上的双轴拉伸应变硅层。在特殊实施 例中，娃层404所具有的应变相当于该层是在驰豫（relaxed) Si7(lGe3(l上生长的，例如包含 "虚拟衬底"。接下来，生长Si3QGe 7Q层（层406)。由于应变硅层404和Si3QGe7Q晶格参数之 间的变动量（Λ)的原因，Si 3(lGe7(l层406受到压缩应变，其具有相当于对40%硅锗的双轴 应变。之后生长第二拉伸应变硅层408和第二压缩应变Si 3(lGe7(l层410。
[0043] 参考图4B，采用（例如）掩模和等离子体蚀刻工艺将硅层404/硅锗层406/硅层 408/硅锗层410堆叠体的一部分以及二氧化硅层402B的顶部图案化成鳍式结构412。因 而，在实施例中，通过图案化提供了鳍式结构412,由此在硅层和硅锗层的每者的两侧形成 了自由表面。在一个这种实施例中，沿宽度方向引入所述自由表面在某种程度上降低了硅 层和硅锗层内的双轴应力。于是，在形成分立纳米线之后（如下文联系图4E所述），将硅层 和硅锗层中残余的双轴应力转换为占优势的（如果不是全部的话）单轴应力，如上文联系 图2和图3所述。
[0044] 在说明三栅极结构的形成的具体例子中，图4C示出了具有设置于其上的三个牺 牲栅极414A、414B和414C的鳍式结构412。在一个这样实施例中，所述三个牺牲栅极414A、 414B和414C由牺牲栅极氧化物层416和牺牲多晶硅栅极层418构成，例如，所述层是毯式 沉积的并采用等离子体蚀刻工艺来图案化。
[0045] 紧随进行图案化以形成三个牺牲栅极414A、414B和414C之后，可以在三个牺牲栅 极414A、414B和414C的侧壁上形成间隔体，可以在图4C所示的鳍式结构412的区域420 中执行掺杂（例如，尖端和/或源极和漏极类型的掺杂），并且可以形成层间电介质层，以覆 盖继而重新暴露所述的三个牺牲栅极414A、414B和414C。之后，可以对所述层间电介质层 抛光，从而暴露所述三个牺牲栅极414A、414B和414C，以供替换栅极或后栅极（gate-last) 工艺之需。参考图4D，使三个牺牲栅极414A、414B和414C连同间隔体422和层间电介质层 424露出。
[0046] 之后，可以在替换栅极或后栅极工艺流程中去除牺牲栅极414A、414B和414C，以 露出鳍式结构412的沟道部分。参考图4E的左手侧部分，在采用鳍式结构412制作NMOS器 件的情况下，去除牺牲栅极414A、414B和414C，以提供沟槽426。去除硅锗层406和410的 通过沟槽426露出的部分以及绝缘二氧化硅层402B的暴露部分，从而留下硅层404和408 的分立部分，例如，以留下具有单轴拉伸应变的分立硅纳米线。
[0047] 参考图4E的右手侧部分，在采用鳍式结构412制作PM0S器件的情况下，去除牺牲 栅极414A、414B和414C，以提供沟槽428。去除硅层404和408的通过沟槽428暴露的部 分，从而留下硅锗层406和410的分立部分，例如，以留下具有单轴压缩应变的硅锗纳米线。
[0048] 在实施例中，采用湿法蚀刻选择性地蚀刻硅层404和408,该湿法蚀刻选择性地去 除娃404、408,而不对娃锗纳米线结构406和410进行蚀刻。例如，可以利用诸如水成氢氧 化物化学试剂的蚀刻化学试剂（例如包括氢氧化铵和氢氧化钾）对硅进行选择性地蚀刻。 在另一实施例中，采用湿法蚀刻选择性地蚀刻硅锗层406和410,该湿法蚀刻选择性地去除 硅锗，而不对硅纳米线结构404和408进行蚀刻。例如，可以利用诸如羧酸/硝酸/HF化学 试剂和柠檬酸/硝酸/HF的蚀刻化学试剂选择性地蚀刻硅锗。因而，可以从鳍式结构412中 去除硅层以形成硅锗纳米线，或者可以从鳍式结构412去除硅锗层以形成硅沟道纳米线。
[0049] 在一个实施例中，图4E所示的硅层404和408 (NM0S)或者硅锗层（PM0S)的分立部 分最终将变成基于纳米线的结构中的沟道区。因而，在图4E所示的处理阶段中，可以执行 沟道工程设计或者调节。例如，在一个实施例中，采用氧化和蚀刻工艺减薄图4E的左手侧 部分所示的硅层404和408的分立部分或者图4E的右手侧部分所示的硅锗层406和410的 分立部分。可以在通过蚀刻相对的硅层或者硅锗层而分离所述线的同时执行这样的蚀刻过 程。相应地，由硅层404和408或者由硅锗层406和410形成的初始线开始较厚，继而被减 薄到适于纳米线器件中的沟道区的尺寸，其不依赖于器件的源极区和漏极区的尺寸设定。
[0050] 紧随图4E所示的分立沟道区的形成，可以执行高k栅极电介质和金属栅极处理， 并且可以添加源极和栅极接触部。在说明两个硅纳米线（NM0S)之上的或者两个硅锗纳米 线（PM0S)之上的三个栅极结构的形成的具体例子中，图4F示出了在NM0S栅极堆叠体430 或PM0S栅极堆叠体432的沉积之后的结构。栅极堆叠体可以由高k栅极电介质层以及相 应的N型或P型金属栅电极层构成。此外，图4F示出了在形成永久性栅极堆叠体之后接着 去除层间电介质层424得到的结果。可以代替在图4E中剩余的层间电介质层424来形成 接触部。在实施例中，在去除424和形成接触部434的过程中的某一阶段上，还可以执行源 极和漏极工程设计。
[0051] 因而，或许更一般而言，在一实施例中，一种制作纳米线半导体结构的方法包括在 衬底之上形成第一有源层。所述第一有源层具有第一晶格常数。之后，在第一有源层上形 成第二有源层。第二有源层具有大于第一晶格常数的第二晶格常数。在一个这样的实施例 中，第一有源层由硅构成，第二有源层由硅锗（31 !￡6\，其中，0〈1〈100,0〈7〈100)构成。例如， 对于具有单线PM0S器件和单线NM0S器件的CMOS结构而言，有源层的数量可以到此为止。 或者，如上文所例示，可以重复额外的第一和第二有源层，直到最终提供了多线器件。
[0052] 在实施例中，在具有设置于其上的居间电介质层的体块晶体衬底之上形成所述第 一有源层。在所述居间电介质层上形成所述第一有源层。在一个这样的实施例中，所述第 一有源层由硅构成，并且通过首先在具有大致为Si 7(lGe3(l的顶层的衬底上形成硅层来形成 第一有源层。之后将所述硅层从所述Si 7(lGe3(l层转移至所述居间电介质层。在具体的此类 实施例中，第二有源层大致由Si3(lGe7(l构成。
[0053] 所述方法然后包括由所述第一有源层形成具有单轴拉伸应变的第一纳米线。第一 纳米线包括分立沟道区以及处于分立沟道区两侧的源极区和漏极区。所述分立沟道区具有 沿所述单轴拉伸应变的方向的电流流动方向。具有单轴压缩应变的第二纳米线由第二有源 层形成。第二纳米线包括分立沟道区和处于分立沟道区两侧的源极区和漏极区。所述分立 沟道区具有沿所述单轴压缩应变的方向的电流流动方向。在实施例中，由所述第一有源层 形成第一纳米线包括选择性地去除第二有源层的一部分。同时，由所述第二有源层形成第 二纳米线包括选择性地去除第一有源层的一部分。
[0054] 之后，所述方法包括形成第一栅电极堆叠体，使之完全包围所述第一纳米线的分 立沟道区。将第二栅电极堆叠体形成为完全包围第二纳米线的分立沟道区。之后，可以执 行后续处理操作，例如，接触部形成和后端互连形成。
[0055] 在替代实施例中，在体块晶片上而不是绝缘体上硅晶片上制作与上文描述的纳米 线器件类似的器件。例如，图5示出了根据本发明的实施例的另一基于纳米线的半导体结 构的三维截面图。
[0056] 参考图5，采用驰豫硅锗缓冲层502提供用于应变硅层504和508 (NM0S)或者应变 硅锗层506和510(PM0S)的模板。采用掺杂（例如，使得底部线是omega-FET)或者紧随鳍 图案化的鳍下柱（post under fin)氧化过程将上面形成了驰豫硅锗缓冲层502的衬底与所 述线隔离。之后，在实施例中，在形成于具有顶部表面层（例如，缓冲层）的体块晶体衬底 上的第一有源层（例如硅）上形成第二有源层（例如，具有第一化学定量关系的SiGe)，所 述顶部表面层（例如，具有第二不同的化学定量关系的SiGe层）具有处于所述第一和第二 晶格常数之间的晶格常数。在第一有源层和体块衬底的所述缓冲层之间不设置居间全局电 介质层。在具体实施例中，将拉伸应变硅纳米线和压缩应变硅锗纳米线两者都制作到驰豫 娃错衬底上。
[0057] 因此，本发明的一个或多个实施例包括用于获得基于纳米线的PM0S器件的提高 的空穴迁移率的压缩应变以及用于获得基于纳米线的NM0S器件的提高的电子迁移率的拉 伸应变。在一个实施例中，在同一衬底之上制作一个或多个应变娃层（例如，与驰豫Si 7(lGe3(l 匹配的晶格）以及一个或多个应变SiGe层。在实施例中，应变硅器件和应变硅锗器件由这 样的层形成，以提高器件性能或者使器件性能最大化。在实施例中，可以通过一个或多个上 文所述的方案制作NM0S和PM0S单轴应变纳米线或纳米带器件。PM0S晶体管可以包括具有 沿电流流动方向的单轴压缩应变的SiGe，而NM0S晶体管可以包括具有沿电流流动方向的 单轴拉伸应变的硅。
[0058] 图6示出了根据本发明的一种实施方式的计算装置600。所述计算装置600包含 板602。板602可以包括若干部件，其包括但不限于处理器604和至少一个通信芯片606。 将处理器604物理和电稱合至板602。在一些实施方式中，还将至少一个通信芯片606物理 和电稱合至板602。在其他的实施方式中，通信芯片606是处理器604的部分。
[0059] 根据其应用，计算装置600可以包括其他部件，这些部件可以物理和电耦合至板 602,也可以不物理和电耦合至板602。这些其他部件包括但不限于易失性存储器（例如， DRAM)、非易失性存储器（例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理 器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编码 译码器、功率放大器、全球定位系统（GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大 容量存储装置（例如，硬盘驱动器、光盘（CD)、数字通用盘（DVD)等）。
[0060] 通信芯片606能够实现用于向数据传输到计算装置600和传输来自计算装置600 的数据的无线通信。术语"无线"及其派生词可以用来描述通过使用调制电磁辐射通过非固 态介质来传输数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置 不含有任何布线，虽然在一些实施例中它们可能不含有。通信芯片606可以实施若干无线 标准或协议中的任何标准或协议，其包括但不限于Wi-Fi (IEEE 802. 11系列）、WiMAX (IEEE 802. 16 系列）、IEEE 802. 20、长期演进（LTE)、Ev-D0、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、 GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及任何其他被命名为3G、4G、5G或更高代的无线 协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片706可以专用于较短 范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片606可以专用于较长范围的无线通信， 例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO 及其他。
[0061] 计算装置600的处理器604包括封装在处理器604内的集成电路裸片。在本发明 的一些实施方式中，处理器的集成电路裸片包括一个或多个器件，例如，根据本发明的实施 方式构建的纳米线晶体管。术语"处理器"可以指任何对来自寄存器和/或存储器的电子 数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器内的其他电 子数据的装置或装置的部分
[0062] 通信芯片606也包括封装在通信芯片606内的集成电路裸片。根据本发明的另一 实施方式，通信芯片的集成电路裸片包括一个或多个器件，例如，根据本发明的实施方式构 建的纳米线晶体管。
[0063] 在其他的实施方式中，容纳在计算装置600内的另一部件可以包含集成电路裸 片，所述集成电路裸片包括一个或多个器件，例如，根据本发明的实施方式构建的纳米线晶 体管。
[0064] 在各种实施方式中，计算装置600可以是膝上型电脑、上网本、笔记本、超级本、智 能电话、平板电脑、个人数字助理（PDA)、超级移动PC、移动电话、台式计算机、服务器、打印 机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记 录仪。在其他实施方式中，计算装置600可以是任何其他处理数据的电子装置。
[0065] 因而，公开了单轴应变纳米线结构。在实施例中，半导体器件包括设置在衬底之上 的多个垂直堆叠的单轴应变纳米线。所述单轴应变纳米线中的每者包括设置在所述单轴应 变纳米线内的分立沟道区。所述分立沟道区具有沿单轴应变方向的电流流动方向。在所述 分立沟道区的两侧将源极区和漏极区设置到所述纳米线内。栅电极堆叠体完全包围所述分 立沟道区。在一个实施例中，单轴应变纳米线的每者由硅构成，而单轴应变为单轴拉伸应 变。在一个实施例中，单轴应变纳米线中的每者由硅锗（Si xGey，其中，0〈1〈100,0〈7〈100)构 成，而单轴应变是单轴压缩应变。
【权利要求】
1. 一种半导体器件，包括： 设置在衬底之上的多个垂直堆叠的单轴应变纳米线，所述单轴应变纳米线中的每者包 括： 设置在所述单轴应变纳米线内的分立沟道区，所述分立沟道区具有沿所述单轴应变的 方向的电流流动方向；以及 设置在所述分立沟道区的两侧、在所述纳米线内的源极区和漏极区；以及 完全包围所述分立沟道区的栅电极堆叠体。
2. 根据权利要求1所述的半导体器件，其中，所述单轴应变纳米线中的每者基本上由 硅构成，并且所述单轴应变是单轴拉伸应变。
3. 根据权利要求2所述的半导体器件，其中，所述半导体器件是NMOS器件。
4. 根据权利要求1所述的半导体器件，其中，所述单轴应变纳米线中的每者基本上由 硅锗（SixGey，其中，0〈 X〈100,0〈y〈100)构成，并且所述单轴应变是单轴压缩应变。
5. 根据权利要求4所述的半导体器件，其中，所述半导体器件是PMOS器件。
6. 根据权利要求4所述的半导体器件，其中，X约为30,且y约为70。
7. 根据权利要求1所述的半导体器件，其中，所述多个垂直堆叠的单轴应变纳米线被 设置到体块晶体衬底之上，所述体块晶体衬底具有设置于其上的居间电介质层。
8. 根据权利要求1所述的半导体器件，其中，将所述多个垂直堆叠的单轴应变纳米线 设置到体块晶体衬底之上，所述体块晶体衬底不具有设置于其上的居间电介质层。
9. 根据权利要求1所述的半导体器件，其中，所述源极区和漏极区是分立的，所述半导 体器件还包括： 完全包围所述分立源极区的第一接触部；以及 完全包围所述分立漏极区的第二接触部。
10. 根据权利要求9所述的半导体器件，还包括： 设置到所述栅电极堆叠体与所述第一和第二接触部之间的一对间隔体。
11. 根据权利要求10所述的半导体器件，其中，所述多个垂直堆叠的单轴应变纳米线 在所述间隔体中的一个或两个下面的部分是非分立的。
12. -种半导体结构，包括： 第一半导体器件，其包括： 设置于衬底之上的第一纳米线，所述第一纳米线具有单轴拉伸应变并且包括分立沟道 区以及处于所述分立沟道区的两侧的源极区和漏极区，所述分立沟道区具有沿所述单轴拉 伸应变的方向的电流流动方向；以及 完全包围所述第一纳米线的所述分立沟道区的第一栅电极堆叠体；以及 第二半导体器件，其包括： 设置于所述衬底之上的第二纳米线，所述第二纳米线具有单轴拉伸应变并且包括分立 沟道区以及处于所述分立沟道区的两侧的源极区和漏极区，所述分立沟道区具有沿所述单 轴压缩应变的方向的电流流动方向；以及 完全包围所述第二纳米线的所述分立沟道区的第二栅电极堆叠体。
13. 根据权利要求12所述的半导体结构，其中，所述第一纳米线基本上由硅构成，并且 所述第二纳米线基本上由硅锗（SixGe y，其中，0〈x〈100,并且0〈y〈100)构成。
14. 根据权利要求13所述的半导体结构，其中，所述第一半导体器件是NMOS器件，并且 所述第二半导体器件是PM0S器件。
15. 根据权利要求13所述的半导体结构，其中，X约为30,且y约为70。
16. 根据权利要求12所述的半导体结构，其中，将所述第一和第二纳米线设置到体块 晶体衬底之上，所述体块晶体衬底具有设置于其上的居间电介质层。
17. 根据权利要求12所述的半导体结构，其中，将所述第一和第二纳米线设置到体块 晶体衬底之上，所述体块晶体衬底不具有设置于其上的居间电介质层。
18. 根据权利要求12所述的半导体结构，其中，所述第一和第二纳米线中的每者的源 极区和漏极区是分立的，所述第一半导体器件还包括完全包围所述第一纳米线的分立的源 极区和漏极区的第一对接触部，并且所述第二半导体器件还包括完全包围所述第二纳米线 的分立的源极区和漏极区的第二对接触部。
19. 根据权利要求18所述的半导体结构，还包括： 设置于所述第一栅电极堆叠体和所述第一对接触部之间的第一对间隔体；以及 设置于所述第二栅电极堆叠体和所述第二对接触部之间的第二对间隔体。
20. 根据权利要求19所述的半导体结构，其中，所述第一和第二纳米线中的每者的一 部分是非分立的。
21. 根据权利要求12所述的半导体结构，其中，所述第一半导体器件还包括具有单轴 拉伸应变并且与所述第一纳米线垂直堆叠的一个或多个额外的纳米线，并且所述第二半导 体器件还包括具有单轴压缩应变并且与所述第二纳米线垂直堆叠的一个或多个额外的纳 米线。
22. -种制作纳米线半导体结构的方法，所述方法包括： 在衬底之上形成第一有源层，所述第一有源层具有第一晶格常数； 在所述第一有源层上形成第二有源层，所述第二有源层具有大于所述第一晶格常数的 第二晶格常数； 由所述第一有源层形成第一纳米线，所述第一纳米线具有单轴拉伸应变并且包括分立 沟道区和处于所述分立沟道区的两侧的源极区和漏极区，所述分立沟道区具有沿所述单轴 拉伸应变的方向的电流流动方向； 由所述第二有源层形成第二纳米线，所述第二纳米线具有单轴压缩应变并且包括分立 沟道区和处于所述分立沟道区的两侧的源极区和漏极区，所述分立沟道区具有沿所述单轴 压缩应变的方向的电流流动方向； 形成完全包围所述第一纳米线的所述分立沟道区的第一栅电极堆叠体；以及 形成完全包围所述第二纳米线的所述分立沟道区的第二栅电极堆叠体。
23. 根据权利要求22所述的方法，其中，由所述第一有源层形成所述第一纳米线包括 选择性地去除所述第二有源层的一部分，并且由所述第二有源层形成所述第二纳米线包括 选择性地去除所述第一有源层的一部分。
24. 根据权利要求22所述的方法，其中，所述第一有源层基本上由硅构成，并且所述第 二有源层基本上由硅锗（SixGe y，其中，0〈x〈100,且0〈y〈100)构成。
25. 根据权利要求22所述的方法，其中，在体块晶体衬底之上形成所述第一有源层，所 述体块晶体衬底具有设置于其上的居间电介质层，所述第一有源层形成于所述居间电介质 层上。
26. 根据权利要求25所述的方法，其中，所述第一有源层基本上由硅构成，并且通过首 先在具有顶部驰豫的大致Si7(lGe 3(l层的衬底上形成硅层，然后将所述硅层从所述驰豫的大 致Si7(lGe3(l层转移至所述居间电介质层，来形成所述第一有源层，并且其中，所述第二有源 层基本上大致由Si 3(lGe7(l构成。
27. 根据权利要求22所述的方法，其中，在具有顶部表面层的体块晶体衬底之上形成 所述第一有源层，所述顶部表面层具有处于所述第一和第二晶格常数之间的第三晶格常 数。
28. -种PMOS半导体器件，其包括： 设置于衬底之上的并且具有单轴压缩应变的纳米线，所述纳米线包括： 具有沿所述单轴压缩应变的方向的电流流动方向的分立沟道区；以及 设置于所述分立沟道区的两侧的P型源极区和漏极区；以及完全包围所述分立沟道区 的P型栅电极堆叠体。
29. 根据权利要求28所述的PMOS半导体器件，其中，所述纳米线基本上由硅锗 (SixGey，其中，0〈x〈100,并且 0〈y〈100)构成。
30. 根据权利要求29所述的PMOS半导体器件，其中，X约为30,且y约为70。
【文档编号】H01L21/336GK104126222SQ201180076446
【公开日】2014年10月29日 申请日期:2011年12月23日 优先权日:2011年12月23日
【发明者】S·M·塞亚, S·金, A·卡佩拉尼 申请人:英特尔公司