具有调节高度的三维主体的半导体器件的利记博彩app
【专利摘要】描述了具有调节高度的三维主体的半导体器件和形成这样的器件的方法。例如，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。
【专利说明】具有调节高度的三维主体的半导体器件
【技术领域】
[0001]本发明的实施例所处领域是半导体器件，且特别是具有调节高度的三维主体的半导体器件，以及形成这样的器件的方法。
【背景技术】
[0002]在过去的几十年中，集成电路中的特征的按比例缩小是支持不断增长的半导体工业的推动力。按比例缩小到越来越小的特征在半导体芯片的有限基板面上实现功能单元的增加的密度。例如，缩小的晶体管尺寸允许增加数量的存储器设备合并在芯片上，有助于所制造的产品具有增加的能力。然而，对于越来越多的能力的推动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
[0003]在集成电路器件的制造中，因为器件尺寸继续按比例缩小，多栅极晶体管(例如三栅极晶体管)变得更普遍。在常规工艺中，三栅极晶体管通常被制造在块硅衬底或绝缘体上硅衬底上。在一些实例中，块硅衬底由于它们较低的成本且因为它们实现较不复杂的三栅极制造工艺而是优选的。在其它实例中，由于三栅极晶体管的提高的短沟道性能，因此绝缘体上硅衬底是优选的。
[0004]在块硅衬底上，当金属栅电极的底部与在晶体管主体的底部处的源极和漏极延伸端部(即，“鳍状物”)对准时，三栅极晶体管的制造工艺常常遇到问题。当三栅极晶体管形成在块衬底上时，对于最佳栅极控制以及减少短沟道效应而言需要正确的对准。例如，如果源极和漏极延伸端部比金属栅电极深，则可能出现穿通。可选地，如果金属栅电极比源极和漏极延伸端部深，则结果可能是有害的栅极盖寄生现象。
[0005]很多不同的技术试图制造并依尺寸形成三维器件。然而，在这样的半导体器件的Z调节的区域中仍然需要明显的改进。
【发明内容】
[0006]本发明的实施例包括具有调节高度的三维主体的半导体器件和形成这样的器件的方法。
[0007]在实施例中，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。
[0008]在另一实施例中，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第二高度小于第一高度。半导体结构还包括具有设置在衬底之上的第三半导体主体的第三半导体器件。第三半导体主体具有第三高度和带有第三水平面的最上表面。第三高度小于第二高度。第一、第二和第三水平面是共平面的。
[0009]在另一实施例中，制造半导体结构的方法包括由衬底的第一区域形成第一鳍状物，第一鳍状物具有第一高度。第二鳍状物由衬底的第二区域形成，第二鳍状物具有不同于第一高度的第二高度。介电层形成在第一和第二鳍状物之下。第一和第二半导体器件分别由第一和第二鳍状物形成。
【专利附图】
【附图说明】
[0010]图1A示出根据本发明的实施例的半导体器件的平面图。
[0011]图1B示出根据本发明的实施例的如沿着a-a’轴截取的图1A的半导体器件的截面图。
[0012]图1B’示出根据本发明的实施例的如沿着a-a’轴截取的图1A的另一半导体器件的截面图。
[0013]图2A-2F示出根据本发明的实施例表示在制造半导体结构的方法中的各种操作的截面图。
[0014]图3示出根据本发明的实施例表示在制造半导体结构的方法中的操作的截面图。
[0015]图4示出根据本发明的实施例表示在制造半导体结构的方法中的操作的截面图。
[0016]图5A-5H示出根据本发明的实施例表示在制造半导体结构的方法中的各种操作的截面图。
[0017]图6示出根据本发明的一个实现方式的计算设备。
【具体实施方式】
[0018]描述了具有调节高度的三维主体的半导体器件和形成这样的器件的方法。在下面的描述中，阐述了很多特定的细节，例如特定的集成和材料状况，以便提供对本发明的实施例的彻底理解。对本领域技术人员将明显，本发明的实施例可在没有这些特定细节的情况下被实施。在其它实例中，公知的特征(例如集成电路设计布局)没有被详细地描述，以便不没有必要地使本发明的实施例难理解。此外，应理解的是，在附图中示出的各种实施例是例证性表示，且不一定按比例绘制。
[0019]本发明的一个或多个实施例实际上目的在于在公共衬底内制造的多个器件的硅高度(Hsi)调节。这样的实施例可实现具有变化的Z(例如变化的活性区面积)的器件的制造。在一个这样的实施例中，在鳍状物图案化操作期间确定将被包括在特定的三维器件中的活性区的高度，其中为了给定的Z (也被称为Zwa，或活性区的宽度的Z)将特定的高度图案化。可将具有在某些器件内的不同数量的半导体主体高度的器件都制造在公共衬底上。
[0020]本发明的实施例可被描述为选择性高度去除，或被描述为在活性区图案化期间的预定制造高度。不管怎样看，在其中具有第一活性区高度的具有第一 Z值的第一器件可被制造在与具有第二活性区高度的具有第二Z值的第二器件相同的衬底上。针对与其它三维器件作类比，变化的高度可被视为Z调节或Hsi (硅高度)调节。在实施例中，隔离物技术用于选择待制造的高度并在给定的鳍状物结构中作为活性扩散而被包括。
[0021]在电路设计中，实现能够平衡各种晶体管相对于彼此的驱动强度以便优化N/P比的能力将是关键的。这样的优化可实现鲁棒性电路功能和/或提高电路性能与功率折衷。在SRAM存储器单元设计中，Vccmin通过具有正确的单元平衡而被强烈地影响或受到影响。晶体管驱动强度一般通过选择晶体管宽度(在3D FinFET、三栅极或纳米线器件的情况中是Zwa)来改变。在平面器件中，可在设置期间通过绘制较短或较长的物理宽度(Z)来容易调节晶体管驱动强度。相反，对于三栅极或FinFET器件而言，晶体管Z通常通过选择每个器件的鳍状物的数量而改变。然而，随着鳍状物变得越高，对于这样量化的鳍状物计数的可用Z将以越大的定量增量而显现，从而导致未优化的电路操作的可能性。
[0022]因此，本文描述的一个或多个实施例涉及在被形成来保护活性区并暴露选定区以转换成介电材料(例如氧化物)的鳍状物侧壁周围的隔离物的构造。被隔离物保护的活性区的高度最终对应于对给定器件制造的活性区的高度。在实施例中，在同一衬底上制造的一对器件的活性区的高度不同，从而实现两个器件的活性区(因而Z)的调节。因此，一个鳍状物的Hsi与同一晶片上的另一鳍状物独立地被调节。在实施例中，这样的调节允许单个SRAM模板的制造，以支持各种不同的工艺变形(例如SP、LP、GP)而不对现有的板组进行改变。
[0023]在实施例中，被提供来实现高度调节的方法涉及从底部向上在扩散鳍状物区域中的切口，这与在替换的栅极工艺流程中从顶部切割扩散鳍状物的方法相比，实现了寄生电容的减小。在一个实施例中，通过使用鳍状物下氧化(UFO)工艺来进行具有块硅起始材料的子鳍状物的隔离。与在导致整个产品管芯上的恒定的鳍状物高度相反，具有调节高度的隔离物形成允许使用该方法来提供变化的活性区或主体高度。在特定的这样的实施例中，在鳍状物蚀刻区域处执行高度的调节，其中在源极区和漏极区之下以及在沟道之下进行去除。结合下面的图2A-2F、3、4和5A-5H来描述关于特定方法的更多细节。
[0024]因此，在一个方面，在公共衬底上的具有高度调节的器件由本文描述的方法来提供。在示例中，图1A示出根据本发明的实施例的半导体器件100和100’的平面图。图1B示出如沿着a-a’轴截取的图1A的半导体器件100的截面图。图1B’示出如沿着a_a’轴截取的图1A的半导体器件100’的截面图。
[0025]参考图1A，半导体器件100或100’包括设置在衬底(在图1B和1B’中被示为102)之上的半导体主体104或104’。半导体主体104或104’包括在栅极堆叠体108或108’之下的沟道区。半导体主体104或104’还包括在沟道区的任一侧上的一对源极区和漏极区106 或 106，。
[0026]参考图1B，半导体器件100具有高度(H)和最上表面，该最上表面为水平面105。参考图1B’，半导体器件100’具有高度(H’)和最上表面，该最上表面为水平面105’。参考图1B和1B’，半导体器件100和100’形成在公共衬底102之上。水平面105和105’是共平面的。然而，高度H和H’是不同的。因此，在实施例中，公共衬底102在其上设置有不同的半导体主体高度的器件。应理解，本文的实施例可在器件之间实现任何高度差异，只要高度不同，且因此具有不同的Z。
[0027]参考图1A、1B和1B’，半导体器件100或100’还包括设置在衬底102和每个半导体主体104或104’之间的中间介电层130和130’。在实施例中，中间介电层是这两个器件所共有的，且因此130和130’在整个公共衬底102上是连续的。中间介电层130或130’可以是用于提供调节的高度结构的制造工艺的人工制品。应理解，虽然可能在部分制造期间存在，然而任何中间介电层130或130’可在半导体器件的完成之前被去除。
[0028]在实施例中，中间介电层130或130’使半导体主体104或104’的整个区域的一部分与衬底102隔离。在一个这样的实施例中，每个半导体主体104或104’具有隔离的沟道区。在一个这样的实施例中，每个半导体主体104或104’具有一对隔离的源极区和漏极区106或106’。下面更详细地描述这样的中间介电层130或130’的形成。
[0029]衬底102、以及(如果最初由衬底102形成)，半导体主体104和104’可由可经受制造工艺的半导体材料组成，且在该半导体材料中电荷可迁移。在实施例中，衬底102由晶体硅、硅/锗、或掺杂有电荷载流子(例如但不限于磷、砷、硼或其组合)的锗层组成。在一个实施例中，在衬底102中的硅原子的浓度大于97 %。在另一实施例中，衬底102由在不同的晶体衬底上面生长的外延层(例如在掺硼块硅单晶衬底上面生长的硅外延层)组成。衬底102还可包括设置在块晶体衬底和外延层之间的绝缘层，以形成例如绝缘体上硅衬底。在实施例中，绝缘层由诸如但不限于二氧化硅、氮化硅、氮氧化硅或高k介电层之类的材料组成。衬底102可以可选地由II1-V族材料组成。在实施例中，衬底102由II1-V材料(例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合)组成。在一个实施例中，衬底102由晶体硅组成，且电荷载流子掺杂剂杂质原子是例如但不限于硼、砷、铟或磷。在另一实施例中，衬底102由II1-V材料组成，且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲。在另一实施例中，半导体衬底且因而半导体主体104或104’是未掺杂的或仅仅是轻掺杂的。
[0030]在实施例中，半导体器件100或100’是非平面器件，例如但不限于fin-FET或三栅极器件。在这样的实施例中，半导体沟道区由三维主体组成或在三维主体中形成。在一个这样的实施例中，栅电极堆叠体108或108’至少包围三维主体的顶表面和一对侧壁，如在图1B和1B’中示出的。在另一实施例中，使至少沟道区成为分立的三维主体，例如栅绕式(gate-all-arond)器件。在一个这样的实施例中，栅电极堆叠体108或108’完全包围沟道区。
[0031]在三维主体104或104’的情况下，不管是否被隔离，三维主体104或104’都可由块衬底制造。可选地，三维主体104或104’可由起始绝缘体上半导体衬底制造。在另一实施例中，三维主体104或104’直接由块衬底形成，且局部氧化用于形成电绝缘下层区。在另一可选的实施例中，器件100或100’直接由块衬底形成，且掺杂用于形成电绝缘活性区。在一个这样的实施例中，形成omega-FET型结构。
[0032]如上所述，参考图1A、1B和1B’，在实施例中，半导体器件100或100’还包括至少部分地包围器件的半导体主体104或104’的一部分的相应的栅电极堆叠体108或108’。在一个这样的实施例中，栅电极堆叠体108或108’每个包括栅极介电层和栅电极层(未不出)。在实施例中，栅电极堆叠体108或108’的栅电极由金属栅极组成，且栅极介电层由高K材料组成。例如，在一个实施例中，栅极介电层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化错、娃酸错、氧化钽、钛酸钡银、钛酸钡、钛酸银、氧化钇、氧化招、氧化铅钪钽、铌酸铅锌、或其组合之类的材料组成。此外，栅极介电层的一部分可包括由半导体主体104或104’的顶部几层形成的一层原生氧化物。在实施例中，栅极介电层由顶部高k部分和下部部分组成，该下部部分由半导体材料的氧化物组成。在一个实施例中，栅极介电层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
[0033]在一个实施例中，栅电极由金属层(例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、钼、钴、镍或导电金属氧化物)组成。在特定的实施例中，栅电极由在金属功函数设定层之上形成的非功函数设定填充材料组成。
[0034]在实施例中，虽然未示出，半导体器件100或100’还包括至少部分地包围半导体主体104或104’的相应部分(例如至少部分地包围源极区和漏极区106或106’ )的一对触点。触点在实施例中由金属物质制造。金属物质可以是纯金属(例如镍或钴)，或可以是合金(例如金属-金属合金、或金属-半导体合金(例如硅化物材料))。在实施例中，半导体器件100或100’还包括隔离物116 (如在图1A中示出的)。隔离物116可设置在栅电极堆叠体108或108’与至少部分地包围源极区和漏极区106或106’的一对触点之间。在实施例中，隔离物116由绝缘介电材料(例如但不限于二氧化硅、氮氧化硅或氮化硅)组成。
[0035]半导体器件100或100’可以是合并栅极、沟道区和一对源极/漏极区的任何半导体器件。在实施例中，半导体器件100或100’是例如但不限于M0S-FET、存储晶体管或微电机系统(MEMS)。在一个实施例中，半导体器件100或100’是三维M0S-FET，并且是隔离器件、或是在多个嵌套器件中的一个器件。如对一般集成电路将认识到的，N和P沟道晶体管都可以制造在单个衬底上，以形成CMOS集成电路，在下面将更详细地描述CMOS集成电路的半导体结构。
[0036]虽然上述器件100或100’是针对单个器件，例如NMOS或PMOS器件，然而CMOS架构也可被形成以包括设置在同一衬底上或之上的NMOS和PMOS沟道器件。然而，多个这样的NMOS器件可被制造成具有不同的半导体主体高度。同样，多个这样的PMOS器件可被制造成具有不同的半导体主体高度。在实施例中，半导体器件100和100’在公共衬底上形成，具有由硅组成的半导体主体，且都是NMOS器件。在另一实施例中，半导体器件100和100’在公共衬底上形成，具有由硅锗组成的半导体主体，且都是PMOS器件。
[0037]在实施例中可通过开始在块硅衬底上的制造并使用隔离物图案化技术通过选择性地掩蔽待蚀刻的区域来图案化鳍状物，从而实现半导体主体高度调节。鳍状物的蚀刻被执行到特定结构的子鳍状物隔离(例如将高度设定为活动的操作)所需的深度。在一个这样的实施例中，实现两个不同的深度，如结合图2A-2F描述的。在另一实施例中，实现三个不同的深度，如结合图5A-5H描述的。
[0038]因此，在另一方面，提供了制造半导体结构的方法。例如，图2A_2H、3和4示出根据本发明的实施例表示在制造半导体结构的方法中的各种操作的截面图。
[0039]参考图2A，在鳍状物蚀刻之前，第一硬掩模层220和第二硬掩模层222形成在衬底202之上。在实施例中，衬底是晶体衬底，例如块单晶硅衬底。掩蔽层230被形成来覆盖包括硬掩模层220的区。在图2A-2F中，为了方便起见，虚线用于区分开公共衬底202的两个不同的区。这些区可彼此接触，例如好像虚线不存在一样，或可以彼此分离。
[0040]衬底202的未被掩蔽层230保护的部分随后被图案化，以具有硬掩模222的图案并形成鳍状物240，如在图2B中示出的。参考图2C，鳍状物240和(如果仍然存在)硬掩模222被覆盖有掩蔽层250。此外，掩蔽层230被去除，且衬底202的未被掩蔽层250保护的部分随后被图案化，以具有硬掩模220的图案并形成鳍状物242。
[0041 ] 参考图2D，掩蔽层250被去除，且第一组介电隔离物260沿着鳍状物240的侧壁形成，而第二组介电隔离物262沿着鳍状物242的侧壁形成。应理解，在衬底直接相邻的情况下，侧壁隔离物可沿着层204和206的暴露部分的侧壁形成。衬底202的暴露部分随后被氧化，以形成中间介电层270，如在图2E中示出的。然后，参考图2H，任何其余的硬掩模层和侧壁隔离物被去除，以提供在中间介电层270之上的鳍状物240和鳍状物242。此外，中间介电层可通过材料的添加或通过蚀刻工艺被平面化，以提供修改的中间介电层270’。图3示出鳍状物240的另一视图，而图4示出鳍状物242的另一视图。注意，中间介电层270或270’的在鳍状物242之下的部分比中间介电层270的在鳍状物240之下的部分厚。此夕卜，鳍状物240和242的高度是不同的。
[0042]再次参考图2E，在实施例中，衬底202的暴露部分被氧化，以通过“鳍状物下氧化”(UF0)形成中间介电层270。在实施例中，如果相同或相似的材料被氧化，则可能需要隔离物的使用，而如果使用不相似的材料，则可甚至包括隔离物的使用。在实施例中，氧化大气或相邻的氧化材料可用于UF0。然而，在另一实施例中，使用氧注入。在一些实施例中，材料的一部分在UFO之前凹进，该UFO可减小在氧化期间所谓的鸟嘴(birds-beak)形成的程度。因此，可通过首先凹进或通过氧注入或其组合来直接执行氧化。在另一实施例中，代替UF0，进行在鳍状物的底部处的材料(例如在额外的鳍状物材料沉积之前先前沉积在硅晶片上的材料，例如硅衬底上的硅锗)的选择性去除，并利用介电材料(例如二氧化硅或氮化硅)代替。在UFO情况或选择性材料去除情况中，可改变再氧化或材料更换所执行的位置。例如，在一个这样的实施例中，在栅极蚀刻后、隔离物蚀刻后、在下部切割位置处、在更换栅极操作处或在贯穿触点操作处或其组合，而执行再氧化或材料去除。
[0043]再次参考图3和4，该方法因此包括由衬底202的第一区域形成第一鳍状物240。第一鳍状物包括衬底202的第一高度的图案化部分。第二鳍状物242由衬底202的第二区域形成。第二鳍状物242包括衬底202中的高度小于鳍状物240的高度的图案化部分。第一和第二半导体器件可随后分别由第一和第二鳍状物240和242形成。
[0044]在实施例中，该方法还包括由衬底202的第三区域形成第三鳍状物。例如，图5A-5H示出根据本发明的实施例表示在制造半导体结构的方法中的各种操作的截面图。
[0045]参考图5A,在鳍状物蚀刻之前,第一硬掩模层520、第二硬掩模层522和第三硬掩模层524形成在衬底502之上。掩蔽层530随后被形成来覆盖包括硬掩模层520和522的区域，如在图5B中示出的。在图5A-5H中，为了方便起见，虚线用于区分开公共衬底502的三个不同的区域。这些区域可彼此接触，例如好像虚线不存在一样，或可彼此分离。
[0046]衬底502的未被掩蔽层530保护的部分随后被图案化，以具有硬掩模524的图案并形成鳍状物540，如在图5B中示出的。参考图5C，鳍状物540和(如果仍然存在)硬掩模524被覆盖有掩蔽层550。此外，掩蔽层530从中央区被去除，且衬底502的未被掩蔽层550或530的剩余部分保护的部分随后被图案化以具有硬掩模522的图案并形成鳍状物542。
[0047]参考图鳍状物542和(如果仍然存在)硬掩模522被覆盖有掩蔽层590。此夕卜，掩蔽层530/550从左边区域去除，且衬底502的未被掩蔽层590或550的剩余部分保护的部分随后被图案化，以具有硬掩模520的图案并形成鳍状物544。
[0048]参考图5E，掩蔽层的任何剩余部分被去除，且第一组介电隔离物560沿着鳍状物540的侧壁形成，第二组介电隔离物562沿着鳍状物542的侧壁形成，以及第三组介电隔离物564沿着鳍状物544的侧壁形成。应理解，在衬底直接相邻的情况下，侧壁隔离物可沿着层204、206、208和210的暴露部分的侧壁形成。衬底502的暴露部分随后被氧化以形成中间介电层570，如在图5F中示出的。
[0049]可随后执行氧化物填充和使用平面化的凹进来提供修改的中间介电层570’，如在图5G中示出的。然后，参考图5H，任何剩余硬掩模层和侧壁隔离物被去除，以提供在修改的中间介电层570’之上的鳍状物540、542和544。
[0050]因此，具有不同的半导体主体高度的两个以上的器件(例如三个不同的器件，每个具有不同的半导体主体高度)可形成在公共衬底上。例如，在实施例中，在图5H中示出的结构可用于制造三个不同的半导体器件。在一个这样的实施例中，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第二高度小于第一高度。半导体结构还包括具有设置在衬底之上的第三半导体主体的第三半导体器件。第三半导体主体具有第三高度和带有第三水平面的最上表面。第三高度小于第二高度。第一、第二和第三水平面是共平面的。
[0051]在实施例中，半导体结构还包括设置在衬底与第一、第二和第三半导体主体中的每个之间的中间介电层。在实施例中，第一、第二和第三半导体主体中的每个包括隔离沟道区。在实施例中，第一、第二和第三半导体主体中的每个包括一对隔离的源极区和漏极区。
[0052]在实施例中，第一半导体器件还包括至少部分地包围第一半导体主体的一部分的第一栅电极堆叠体。第二半导体器件还包括至少部分地包围第二半导体主体的一部分的第二栅电极堆叠体。第三半导体器件还包括至少部分地包围第三半导体主体的一部分的第三栅电极堆叠体。在一个这样的实施例中，第一、第二和第三栅电极堆叠体每个具有高K栅极介电层和金属栅电极层。
[0053]在实施例中，第一半导体器件还包括至少部分地包围第一半导体主体的相应部分的第一和第二触点。第二导体器件还包括至少部分地包围第二半导体主体的相应部分的第三和第四触点。第三半导体器件还包括至少部分地包围第三半导体主体的相应部分的第五和第六触点。在一个这样的实施例中，第一半导体器件还包括分别设置在第一栅电极堆叠体与第一和第二触点之间的第一和第二隔离物。第二半导体器件还包括分别设置在第二栅电极堆叠体与第三和第四触点之间的第三和第四隔离物。同时，第三半导体器件还包括分别设置在第三栅电极堆叠体与第五和第六触点之间的第五和第六隔离物。
[0054]在实施例中，第一、第二和第三半导体主体中的每个由硅组成，且第一、第二和第三半导体器件是NMOS器件。在另一实施例中，第一、第二和第三半导体主体中的每个由硅锗组成，且第一、第二和第三半导体器件是PMOS器件。在实施例中，第三半导体器件设置在第一和第二半导体器件之间。在实施例中，第一、第二和第三半导体器件是诸如但不限于三栅极器件或fin-FET器件之类的器件。
[0055]因此，本文描述的一个或多个实施例以通过自底向上方法的活性区高度调节为目标。也就是说，每个器件具有在与其它器件的顶部活性区表面相同的平面中的顶部活性区表面，即使活性区高度可改变。因此，差异出现在每个器件的活性区的底部接近下层公共衬底的程度中。与自顶向下去除方法相反，自底向上的方法可证明提供最佳性能。例如，对于自底向上方法，FEM电路可展示出在延迟和功率方面的优点(例如通过相对于全鳍状物的延迟增加或相对于全鳍状物的功率减小)。本文描述的实施例可实现在14nm节点产品上的提高的性能，并减少待机泄漏，例如对于具有非常严格的待机功率要求的14nm节点片上系统(SOC)产品。本文描述的实施例可允许更好的单元再平衡，并由此地Vccmin的减小。本文描述的工艺流程可应用于三栅极和fin-FET型器件，或其子集，例如omega栅极、pi栅极或具有栅绕式晶体管的鳍状物。
[0056]此外，本发明的一个或多个实施例包括使用鳍状物下氧化(UFO)工艺方法以调节活性扩散区的高度。在从块硅衬底对三栅极或FIN-FET晶体管进行的常规处理下，所得到的器件的子鳍状物泄漏可能会出现。这样的泄漏可能使对Itjff (断开状态源极和漏极泄漏)的目标和控制变得困难。可通过在具有差的栅极控制或没有栅极控制的区域中在鳍状物的底部处引入绝缘层，来有效地抑制泄漏。因此，在实施例中且如上所述，绝缘材料的引入还可易于实现沟道掺杂减少的给定目标，以实现轻掺杂或完全无掺杂沟道器件。在子鳍状物区中具有掩埋氧化物也可放宽冲突约束，并同时实现具有高移动性的低掺杂鳍状物、优良的器件静电、以及衬底结泄漏的消除。此外，在源极区和漏极区之下的氧化物的存在可明显减少结泄漏。
[0057]本发明的一个或多个实施例提供对提高晶体管性能并减小待机功率的“高性价t匕”解决方案，例如对于在待机模式中由结泄漏所限制的片上系统(SOC)极低功率器件。虽然这样的益处也可通过非常高地掺杂子鳍状物区来实现，然而这样的掺杂难以在不影响沟道掺杂且因而影响移动性的情况下进行。可选地，可使用预先制造的SOI衬底，但一般需要较高的制造成本。因此，一个或多个实施例涉及基于具有掩埋氧化物层的例如鳍状物fin-FET或三栅极器件的制造。在一个这样的实施例中，掩埋氧化物层使活性鳍状物沟道与下层衬底隔离。这样的方法可以是高性价比的解决方案，因为它们可以以块衬底开始，且活性鳍状物与衬底的隔离可在子鳍状物区中使用局部氧化来进行。
[0058]图6示出根据本发明的一个实现方式的计算设备600。计算设备600容纳母板602。母板602可包括多个部件,包括但不限于处理器604和至少一个通信芯片606。处理器604物理地和电气地耦合到母板602。在一个实现方式中，至少一个通信芯片606也物理和电气地耦合到母板602。在另外的实现方式中，通信芯片606是处理器604的部分。
[0059]根据其应用，计算设备600可包括可以或可以不物理和电气地耦合到母板602的其它部件。这些其它部件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
[0060]通信芯片606实现用于数据往返计算设备600的传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制的电磁辐射来通信数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片606可实现多种无线标准或协议中的任一个，包括但不限于 W1-Fi (IEEE802.11 系列)、WiMAX(IEEE802.16 系列)、IEEE802.20、长期演进(LTE)、Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备600可包括多个通信芯片606。例如，第一通信芯片606可专用于较短范围无线通信，例如W1-Fi和蓝牙，而第二通信芯片606可专用于较长范围无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE, Ev-DO坐寸O
[0061]计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实现方式构造的MOS-FET晶体管。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
[0062]通信芯片606还可包括封装在通信芯片606内的集成电路管芯。根据本发明的另一实现方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实现方式而构造的MOS-FET晶体管。
[0063]在另外的实现方式中，容纳在计算设备600内的另一部件可包含集成电路管芯，该集成电路管芯包括一个或多个器件，例如根据本发明的实现方式而构造的MOS-FET晶体管。
[0064]在各种实现方式中，计算设备600可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现方式中，计算设备600可以是处理数据的任何其它电子设备。
[0065]因此，公开了具有调节高度的三维主体的半导体器件和形成这样的器件的方法。在实施例中，半导体结构包括具有设置在衬底之上的第一半导体主体的第一半导体器件。第一半导体主体具有第一高度和带有第一水平面的最上表面。半导体结构还包括具有设置在衬底之上的第二半导体主体的第二半导体器件。第二半导体主体具有第二高度和带有第二水平面的最上表面。第一和第二水平面是共平面的，且第一和第二高度是不同的。在一个实施例中，中间介电层设置在衬底与第一和第二半导体主体中的每个之间。
【权利要求】
1.一种半导体结构,包括: 第一半导体器件，其包括设置在衬底之上的第一半导体主体，所述第一半导体主体具有第一高度和带有第一水平面的最上表面；以及 第二半导体器件，其包括设置在所述衬底之上的第二半导体主体，所述第二半导体主体具有第二高度和带有第二水平面的最上表面，其中所述第一水平面和所述第二水平面是共平面的，且所述第一高度和第二高度是不同的。
2.如权利要求1所述的半导体结构，还包括: 设置在所述衬底与所述第一半导体主体和所述第二半导体主体中的每个半导体主体之间的中间介电层。
3.如权利要求1所述的半导体结构，其中所述第一半导体主体和所述第二半导体主体中的每个半导体主体包括隔离的沟道区。
4.如权利要求1所述的半导体结构，其中所述第一半导体主体和所述第二半导体主体中的每个半导体主体包括一对隔离的源极区和漏极区。
5.如权利要求1所述的半导体结构，其中所述第一半导体器件和所述第二半导体器件是选自由三栅极器件和fin-FET器件所组成的组的器件。
6.如权利要求1所述的半导体结构，其中所述第一半导体器件还包括至少部分地包围所述第一半导体主体的 一部分的第一栅电极堆叠体，并且所述第二半导体器件还包括至少部分地包围所述第二半导体主体的一部分的第二栅电极堆叠体。
7.如权利要求6所述的半导体结构，其中所述第一栅电极堆叠体和所述第二栅电极堆叠体均包括高K栅极介电层和金属栅电极层。
8.如权利要求6所述的半导体结构，其中所述第一半导体器件还包括至少部分地包围所述第一半导体主体的相应部分的第一触点和第二触点，且所述第二半导体器件还包括至少部分地包围所述第二半导体主体的相应部分的第三触点和第四触点。
9.如权利要求8所述的半导体结构，其中所述第一半导体器件还包括分别设置在所述第一栅电极堆叠体与所述第一触点和所述第二触点之间的第一隔离物和第二隔离物，并且其中所述第二半导体器件还包括分别设置在所述第二栅电极堆叠体与所述第三触点和所述第四触点之间的第三隔离物和第四隔离物。
10.如权利要求1所述的半导体结构，其中所述第一半导体主体和所述第二半导体主体中的每个基本由硅组成，且所述第一半导体器件和所述第二半导体器件是NMOS器件。
11.如权利要求1所述的半导体结构，其中所述第一半导体主体和所述第二半导体主体中的每个基本由硅锗组成，且所述第一半导体器件和所述第二半导体器件是PMOS器件。
12.—种半导体结构,包括: 第一半导体器件，其包括设置在衬底之上的第一半导体主体，所述第一半导体主体具有第一高度和带有第一水平面的最上表面； 第二半导体器件，其包括设置在所述衬底之上的第二半导体主体，所述第二半导体主体具有第二高度和带有第二水平面的最上表面，其中所述第二高度小于所述第一高度； 第三半导体器件，其包括设置在所述衬底之上的第三半导体主体，所述第三半导体主体具有第三高度和带有第三水平面的最上表面，其中所述第三高度小于所述第二高度，且其中所述第一水平面、所述第二水平面和所述第三水平面是共平面的。
13.如权利要求12所述的半导体结构，还包括: 设置在所述衬底与所述第一半导体主体、所述第二半导体主体和所述第三半导体主体中的每个半导体主体之间的中间介电层。
14.如权利要求12所述的半导体结构，其中所述第一半导体主体、所述第二半导体主体和所述第三半导体主体中的每个包括隔离的沟道区。
15.如权利要求12所述的半导体结构，其中所述第一半导体主体、第二半导体主体和第三半导体主体中的每个包括一对隔离的源极区和漏极区。
16.如权利要求12所述的半导体结构，其中所述第一半导体器件、所述第二半导体器件和所述第三半导体器件是选自由三栅极器件和fin-FET器件所组成的组的器件。
17.如权利要求12所述的半导体结构，其中所述第一半导体器件还包括至少部分地包围所述第一半导体主体的一部分的第一栅电极堆叠体，所述第二半导体器件还包括至少部分地包围所述第二半导体主体的一部分的第二栅电极堆叠体，以及所述第三半导体器件还包括至少部分地包围所述第三半导体主体的一部分的第三栅电极堆叠体。
18.如权利要求17所述的半导体结构，其中所述第一栅电极堆叠体、所述第二栅电极堆叠体和所述第三栅电极堆叠体均包括高K栅极介电层和金属栅电极层。
19.如权利要求17所述的半导体结构，其中所述第一半导体器件还包括至少部分地包围所述第一半导体主体的相应部分的第一触点和第二触点，所述第二半导体器件还包括至少部分地包围所述第二半导体主体的相应部分的第三触点和第四触点，以及所述第三半导体器件还包括至少部 分地包围所述第三半导体主体的相应部分的第五触点和第六触点。
20.如权利要求19所述的半导体结构，其中所述第一半导体器件还包括分别设置在所述第一栅电极堆叠体与所述第一触点和第二触点之间的第一隔离物和第二隔离物，其中所述第二半导体器件还包括分别设置在所述第二栅电极堆叠体与所述第三触点和所述第四触点之间的第三隔离物和第四隔离物，并且其中所述第三半导体器件还包括分别设置在所述第三栅电极堆叠体与所述第五触点和所述第六触点之间的第五隔离物和第六隔离物。
21.如权利要求12所述的半导体结构，其中所述第一半导体主体、第二半导体主体和第三半导体主体中的每个基本由硅组成，并且所述第一半导体器件、所述第二半导体器件和所述第三半导体器件是NMOS器件。
22.如权利要求12所述的半导体结构，其中所述第一半导体主体、所述第二半导体主体和所述第三半导体主体中的每个基本由硅锗组成，且所述第一半导体器件、所述第二半导体器件和所述第三半导体器件是PMOS器件。
23.如权利要求12所述的半导体结构，其中所述第三半导体器件设置在所述第一半导体器件和所述第二半导体器件之间。
24.一种制造半导体结构的方法，所述方法包括: 由衬底的第一区域形成第一鳍状物，所述第一鳍状物具有第一高度； 由所述衬底的第二区域形成第二鳍状物，所述第二鳍状物具有与所述第一高度不同的第二高度; 在所述第一鳍状物和所述第二鳍状物之下形成介电层；以及 分别由所述第一鳍状物和所述第二鳍状物形成第一半导体器件和第二半导体器件。
25.如权利要求24所述的方法，其中形成所述第一半导体器件包括形成第一隔离沟道区，且形成所述第二半导体器件包括形成第二隔离沟道区。
26.如权利要求24所述的方法，其中形成所述第一半导体器件包括形成第一隔离的源极区和漏极区，且形成所述第二半导体器件包括形成第二隔离的源极区和漏极区。
27.如权利要求24所述的方法，其中形成所述介电层包括氧化所述衬底的一部分。
28.如权利要求24所述的方法，还包括: 由所述衬底的第三区域形成第三鳍状物，所述第三鳍状物具有与所述第一高度和所述第二高度不同的第三高度； 在所述第三鳍 状物之下形成介电层；以及 由所述第三鳍状物形成第三半导体器件。
【文档编号】H01L21/336GK104054180SQ201180075769
【公开日】2014年9月17日 申请日期:2011年12月21日 优先权日:2011年12月21日
【发明者】A·卡佩拉尼, K·J·库恩, R·里奥斯, A·C·达维拉拉托雷, T·加尼 申请人:英特尔公司